專家關于高速線路的布線問題解答1
1。 如何處理實際布線中的一些理論沖突的問題
問：在實際布線中，很多理論是相互沖突的；
例如： 1。處理多個模/數(shù)地的接法：理論上是應該相互隔離的，但在實際的小型化、高密度布線中，由于空間的局限或者絕對的隔離會導致小信號模擬地走線過長，很難實現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個完整的孤島，該功能模塊的模/數(shù)地都連接在這一個孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？
2。理論上晶振與CPU的連線應該盡量短，由于結構布局的原因，晶振與CPU的連線比較長、比較細，因此受到了干擾，工作不穩(wěn)定，這時如何從布線解決這個問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請問如何解決這些沖突？

答：1. 基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的 地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。
3. 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

2。在高速設計中，如何解決信號的完整性問題？差分布線方式是如何實現(xiàn)的？對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？
答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。 差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現(xiàn)的方式較多。 要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。

專家關于高速線路的布線問題解答2
3。 關于高速差分信號布線
問：在pcb上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認為這樣會增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？
答：會使高頻信號能量衰減的原因一是導體本身的電阻特性(conductor loss), 包括集膚效應(skin effect), 另一是介電物質的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(transmission line effect)時, 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會使信號源送到線上的電壓小一點。 至于, 因耦合而使信號衰減的理論分析我并沒有看過, 所以我無法評論。 對差分對的布線方式應該要適當?shù)目拷移叫小?所謂適當?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數(shù)。 需要平行也是因為要保持差分阻抗的一致性。 若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 差分阻抗的計算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因為耦合而產(chǎn)生的阻抗, 與線距有關。 所以, 要設計差分阻抗為100歐姆時, 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。

4。問：問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點連接，加粗地線和電源線外，希望專家給一些好的意見和建議！
答：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。 另外, 數(shù)字信號和模擬信號不要有交錯, 尤其不要跨過分割地的地方(moat)。

5。 關于高速PCB設計中信號層空白區(qū)域敷銅接地問題
問：在高速PCB設計中，信號層的空白區(qū)域可以敷銅，那么多個信號層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？
答：般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特 性阻抗， 例如在dual stripline的結構時。

6。 高速信號線的匹配問題
問：在高速板(如p4的主板)layour，為什么要求高速信號線(如cpu數(shù)據(jù)，地址信號線）要匹配? 如果不匹配會帶來什么隱患？其匹配的長度范圍（既信號線的時滯差）是由什么因素決定的，怎樣計算？
答： 要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時間(flight time)。也就是說如果不匹配，則信號會被反射影響其質量。 所有走線的長度范圍都是根據(jù)時序(timing)的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。P4要求某些信號線長度要在某個范圍就是根據(jù)該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長度的允許誤差。 至于， 上述兩種模式時序的計算， 限于時間與篇幅不方便在此詳述， 請到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。

7。 問： 在高密度印制板上通過軟件自動產(chǎn)生測試點一般情況下能滿足大批量生產(chǎn)的測試要求嗎?添加測試點會不會影響高速信號的質量？
答：一般軟件自動產(chǎn)生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。 至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

8。如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對周圍模擬小信號的高頻干擾,有沒有一些設計的基本思路? 謝謝
答：選擇PCB板材必須在滿足設計需求和可量產(chǎn)性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現(xiàn)在常用的FR-4材質，在幾個GHz的頻率時的介質損dielectric loss會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質損在所設計的頻率是否合用。 避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

9。眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer這些層不知道它們的確切含義。希望您指教。
答：在EDA軟件的專門術語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。
Mechnical: 一般多指板型機械加工尺寸標注層
Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個限制可以獨立分開定義。 Topoverlay: 無法從字面得知其意義。多提供些訊息來進一步討論。
Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進一步討論。
Toppaste: 頂層需要露出銅皮上錫膏的部分。
Bottompaste: 底層需要露出銅皮上錫膏的部分。
Topsolder: 應指頂層阻焊層，避免在制造過程中或將來維修時可能不小心的短路 Bottomsolder: 應指底層阻焊層。
Drillguide: 可能是不同孔徑大小，對應的符號，個數(shù)的一個表。
Drilldrawing: 指孔位圖，各個不同的孔徑會有一個對應的符號。
Multilayer: 應該沒有單獨這一層，能指多層板，針對單面板和雙面板而言。

10。一個系統(tǒng)往往分成若干個PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個問題如何解決？
答：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。
11。（1）能否提供一些經(jīng)驗數(shù)據(jù)、公式和方法來估算布線的阻抗。（2）當無法滿足阻抗匹配的要求時，是在信號線的末端加并聯(lián)的匹配電阻好，還是在信號線上加串聯(lián)的匹配電阻好。（3）差分信號線中間可否加地線
答：1.以下提供兩個常被參考的特性阻抗公式： a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。 b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。 最好還是用仿真軟件來計算比較準確。
2.選擇端接(termination)的方法有幾項因素要考慮: a.信號源(source driver)的架構和強度。 b.功率消耗(power consumption)的大小。 c.對時間延遲的影響，這是最重要考慮的一點。 所以，很難說哪一種端接方式是比較好的。
3.差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

12。 能介紹一些國外的目前關于高速PCB設計水平、加工能力、加工水平、加工材質以及相關的技術書籍和資料嗎？
答：現(xiàn)在高速數(shù)字電路的應用有通信網(wǎng)路和計算機等相關領域。在通信網(wǎng)路方面，PCB板的工作頻率已達GHz上下，迭層數(shù)就我所知有到40層之多。計算機相關應用也因為芯片的進步，無論是一般的PC或服務器(Server)，板子上的最高工作頻率也已經(jīng)達到400MHz (如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產(chǎn)。 以下提供幾本不錯的技術書籍： 1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H. Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；

13. 有關柔性電路板的設計與加工
我公司打算采用柔性電路板設計來解決小型成像系統(tǒng)中信號傳送和電路板互接的問題。請問剛柔板設計是否需要專用設計軟件與規(guī)范？另外國內(nèi)何處可以承接該類電路板加工？
answer: 可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產(chǎn)的廠商可上網(wǎng)”FPC”當關鍵詞查詢應該可以找到。
14. PCB的布線調(diào)整
我想請問一個問題:因覺機器布的不如意,調(diào)整起來反而費時。我一般是用的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且?guī)Э偩€的(ABUS,DBUS,CBUS等),因工作頻率較高,故引線要盡可能短.自然的就是很密的信號線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時間較多的是調(diào)整這些密度大的信號線, 一是調(diào)整線間的距離,使之盡可能的均勻。因為在布線的過程中,一般的都時不時的要改線。每改一次都要重新均勻每一根已布好的線的間距。越是布到最后，這種情況越是多。 二是調(diào)整線的寬度,使之在一定寬度中盡可能的容下新増加的線。一般一條線上有很多彎曲,一個彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來也費時間。 我想如果在布線的過程中,能按我的思路先粗粗地手工拉線,完了以后, 軟件能從這兩個方面幫我自動地調(diào)整。或是即便已布完，如要改線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最后我覺的需要調(diào)整元件的封裝，也就是說整片布線都需要調(diào)整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動均勻調(diào)整元件封裝的距離而不能自動調(diào)整線距和線寬?？赡苁瞧渲械囊恍┕δ芪疫€不會用,或是有其他什么辦法,在此請教一下。
answer:線寬和線距是影響走線密度其中兩個重要的因素。一般在設計工作頻率較高的板子時，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情況下，特性阻抗會決定出符合的線寬。而線距則和串擾(Crosstalk)大小有絕對的關系。最小可以接受的線距決定于串擾對信號時間延遲與信號完整性的影響是否能接受。這最小線距可由仿真軟件做預仿真(pre-simulation)得到。也就是說，在布線之前，需要的線寬與最小線距應該已經(jīng)決定好了，并且不能隨意更動，因為會影響特性阻抗和串擾。這也是為什幺大部分的EDA布線軟件在做自動布線或調(diào)整時不會去動線寬和最小線距。 如果這線寬和最小線距已經(jīng)設定好在布線軟件，則布線調(diào)整的方便與否就看軟件繞線引擎的能力強弱而定。如果您對蔽公司Expedition有興趣試看看我們的繞線引擎，

15. 關于高速數(shù)字PCB
請問適當選擇PCB與外殼接地的點的原則是什么？另外，一般PCB LAYOUT工程師總是根據(jù)DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師？誰應該對板級系統(tǒng)的性能負主要責任。謝謝！
answer:與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。 誰應該負責制定guideline可能每個公司有不同的情況而有不同安排。Guideline的制定必須對整個系統(tǒng)、芯片、電路動作原理有充分的了解，才能制定出符合電氣規(guī)范且可實現(xiàn)的guideline。所以，以我個人的觀點，硬件系統(tǒng)工程師似乎較適合這個角色。當然，資深PCB工程師可以提供在實際實現(xiàn)時的經(jīng)驗，使得這guideline可以實現(xiàn)的更好。

16．電路板DEBUG應從那幾個方面著手。
問：請問板子設計好，生產(chǎn)出來，DEBUG應從那幾個方面著手。
答：就數(shù)字電路而言，首先先依序確定三件事情：
1.確認所有電源值的大小均達到設計所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。
2.確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的問題。
3.確認reset信號是否達到規(guī)范要求。
這些都正常的話，芯片應該要發(fā)出第一個周期(cycle)的信號。接下來依照系統(tǒng)運作原理與bus protocol來debug。

17．現(xiàn)在常用的電子PCB設計軟件如何滿足電路抗干擾的要求?
問： 現(xiàn)在有哪些PCB設計軟件,如何用PROTEL99合理的設計符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求?
答：我沒有使用Protel的經(jīng)驗，以下僅就設計原理來討論。
高頻數(shù)字電路主要是考慮傳輸線效應對信號質量與時序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長度與間距，時鐘(或strobe)信號skew的控制等。
如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces
 
17．現(xiàn)在常用的電子PCB設計軟件如何滿足電路抗干擾的要求?
問： 現(xiàn)在有哪些PCB設計軟件,如何用PROTEL99合理的設計符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求?
答：我沒有使用Protel的經(jīng)驗，以下僅就設計原理來討論。
高頻數(shù)字電路主要是考慮傳輸線效應對信號質量與時序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長度與間距，時鐘(或strobe)信號skew的控制等。
如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces。

18．關于lvds信號的布線
問： 對于lvds低壓差分信號，原則上是布線等長、平行，但實際上較難實現(xiàn)，是否能提供一些經(jīng)驗？
答 差分信號布線時要求等長且平行的原因有下列幾點：
1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續(xù)。
2.等長的目的是想要確保時序(timing)的準確與對稱性。因為差分信號的時序跟這兩個信號交叉點(或相對電壓差值)有關，如果不等長，則此交叉點不會出現(xiàn)在信號振幅(swing amplitude)的中間，也會造成相鄰兩個時間間隔(time interval)不對稱，增加時序控制的難度。
3.不等長也會增加共模(common mode)信號的成分，影響信號完整性(signal integrity)。

19： 問：在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?
答：在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
1.控制走線特性阻抗的連續(xù)與匹配。
2.走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。
3.選擇適當?shù)亩私臃绞健?
4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。
在實際執(zhí)行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

20．電源濾波的講究
問：請問，模擬電源處的濾波經(jīng)常是用LC電路。但是，我發(fā)現(xiàn)有時LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值的方法是什么？
答; LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。
電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。
另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產(chǎn)生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩(wěn)定度的影響。

21. 多個數(shù)/模地的接法
問：當一塊PCB板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，并分別在一點相連。這樣，一塊PCB板上的地將被分割成多塊，而且如何相互連接也大成問題。但有人采用另外一種辦法，即在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數(shù)/模地都連到這個地平面上，這樣做有何道理，請專家指教。
答 將數(shù)/模地分開的原因是因為數(shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號不交叉， 模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠時使用。另外，數(shù)模信號走線不能交叉的要求是因為速度稍快的數(shù)字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數(shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)

22．線路板設計與EMC！
問：線路板設計如果考慮EMC，必定提高不少成本。請問如何盡可能的答道EMC要求，又不致帶太大的成本壓力？謝謝。
答：PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強屏蔽效應及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統(tǒng)通過EMC的要求。以下僅就PCB板的設計技巧提供幾個降低電路產(chǎn)生的電磁輻射效應。
1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。 2、注意高頻器件擺放的位置，不要太靠近對外的連接器。
3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。
4、在各器件的電源管腳放置足夠與適當?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。特別注意電容的頻率響應與溫度的特性是否符合設計所需。
5、對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。
6、可適當運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。
7、電源層比地層內(nèi)縮20H，H為電源層與地層之間的距離。

23．GSM 手機PCB設計
問 ： 請問專家GSM手機PCB設計有什么要求和技巧?
答： 手機PCB設計上的挑戰(zhàn)在于兩個地方：一是板面積小，二是有RF的電路。因為可用的板面積有限，而又有數(shù)個不同特性的電路區(qū)域，如RF電路、電源電路、 話音模擬電路、一般的數(shù)字電路等，它們都各有不同的設計需求。
1、首先必須將RF與非RF的電路在板子上做適當?shù)膮^(qū)隔。因為RF的電源、地、及阻抗設計規(guī)范較嚴格。
2、因為板面積小，可能需要用盲埋孔(blind/buried via)以增加走線面積。
3、注意話音模擬電路的走線，不要被其它數(shù)字電路，RF電路等產(chǎn)生串擾現(xiàn)象。 除了拉大走線間距外，也可使用ground guard trace抑制串擾。
4、適當做地層的分割， 尤其模擬電路的地要特別注意，不要被其它電路的地噪聲干擾。
5、注意各電路區(qū)域信號的回流電流路徑(return current path)， 避免增加串擾的可能性。

24：pcb設計中需要注意哪些問題？
答PCB設計時所要注意的問題隨著應用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個要注意的原則。
1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會影響信號品質，甚至電磁輻射問題。
2、電源和地相關的走線與過孔(via)要盡量寬，盡量大。
3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對走線的難易，甚至信號質量都有相當大的關系。
4、要配合生產(chǎn)工廠的制造工藝來設定DRC (Design Rule Check)及與測試相關的設計(如測試點)。其它與電氣相關所要注意的問題就與電路特性有絕對的關系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。

24：pcb設計中需要注意哪些問題？
答PCB設計時所要注意的問題隨著應用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個要注意的原則。
1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會影響信號品質，甚至電磁輻射問題。
2、電源和地相關的走線與過孔(via)要盡量寬，盡量大。
3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對走線的難易，甚至信號質量都有相當大的關系。
4、要配合生產(chǎn)工廠的制造工藝來設定DRC (Design Rule Check)及與測試相關的設計(如測試點)。其它與電氣相關所要注意的問題就與電路特性有絕對的關系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。

25．有關高速PCB設計中的EMC、EMI問題
問：在高速PCB設計時我們使用的軟件都只不過是對設置好的EMC、EMI規(guī)則進行檢查，而設計者應該從那些方面去考慮EMC、EMI的規(guī)則呢怎樣設置規(guī)則呢我使用的是CADENCE公司的軟件。
答：一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.
一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當?shù)倪x擇PCB與外殼的接地點(chassis ground)。

26．關于PCB設計中的阻抗匹配問題
問：在高速PCB設計時為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到，在原理圖的設計時怎樣來考慮這個問題？另外關于IBIS模型，不知在那里能提供比較準確的IBIS模型庫。我們從網(wǎng)上下載的庫大多數(shù)都不太準確，很影響仿真的參考性。
答：在設計高速PCB電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數(shù)學算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續(xù)的發(fā)生。
IBIS模型的準確性直接影響到仿真的結果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得 (亦可采用測量， 但限制較多)，而SPICE的資料與芯片制造有絕對的關系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進而轉換后的IBIS模型內(nèi)之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準確， 只能不斷要求該廠商改進才是根本解決之道。

27． PCB設計工具比較
問：請問就你個人觀點而言：針對模擬電路（微波、高頻、低頻）、數(shù)字電路（微波、高頻、低頻）、模擬和數(shù)字混合電路（微波、高頻、低頻），目前PCB設計哪一種EDA工具有較好的性能價格比（含仿真）？可否分別說明。
答：限于本人應用的了解，無法深入地比較EDA工具的性能價格比，選擇軟件要按照所應用范疇來講，我主張的原則是夠用就好。
常規(guī)的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件，而這類設計往往占據(jù)了70%的應用場合。在做高速電路設計，模擬和數(shù)字混合電路，采用Cadence的解決方案應該屬于性能價格比較好的軟件，當然Mentor的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優(yōu)秀的。
以上觀點純屬個人觀點！

28．關于數(shù)/模分開布局與智能布局
問：當一個系統(tǒng)中既存在有RF小信號，又有高速時鐘信號時，通常我們采用數(shù)/模分開布局，通過物理隔離、濾波等方式減少電磁干擾，但是這樣對于小型化、高集成以及減小結構加工成本來說當然不利，而且效果仍然不一定滿意，因為不管是數(shù)字接地還是模擬接地點，最后都會接到機殼地上去，從而使得干擾通過接地耦合到前端，這是我們非常頭痛的問題，想請教專家這方面的措施。
答：既有RF小信號，又有高速時鐘信號的情況較為復雜，干擾的原因需要做仔細的分析，并相應的嘗試用不同的方法來解決。要按照具體的應用來看，可以嘗試一下以下的方法。
0：存在RF小信號，高速時鐘信號時，首先是要將電源的供應分開，不宜采用開關電源，可以選用線性電源。
1：選擇RF小信號，高速時鐘信號其中的一種信號，連接采用屏蔽電纜的方式，應該可以。
2：將數(shù)字的接地點與電源的地相連（要求電源的隔離度較好）,模擬接地點接到機殼地上。
3：嘗試采用濾波的方式去除干擾。

高速PCB設計指南——PCB布線

在PCB設計中布線是完成產(chǎn)品設計的重要步驟可以說前面的準備工作都是為它而做的
在整個PCB中以布線的設計過程限定最高技巧最細工作量最大PCB布線有單面布線 雙面布線及多層布線布線的方式也有兩種自動布線及交式布線在自動布線之前 可以用交互式預先對要求比較嚴格的線進行布線輸入端與輸出端的邊線應避免相鄰平行 以免產(chǎn)生反射干擾必要時應加地線隔離兩相鄰層的布線要互相垂直平行容易產(chǎn)生寄生耦合 自動布線的布通率依賴于良好的布局布線規(guī)則可以預先設定 包括走線的彎曲次數(shù)導通孔的數(shù)目步進的數(shù)目等一般先進行探索式布經(jīng)線快速地把短線連通 然后進行迷宮式布線先把要布的連線進行全局的布線路徑優(yōu)化它可以根據(jù)需要斷開已布的線 并試著重新再布線以改進總體效果 對目前高密度的PCB設計已感覺到貫通孔不太適應了 它浪費了許多寶貴的布線通道為解決這一矛盾出現(xiàn)了盲孔和埋孔技術它不僅完成了導通孔的作用 還省出許多布線通道使布線過程完成得更加方便更加流暢更為完善PCB 板的設計過程是一個復雜而又簡單的過程要想很好地掌握它還需廣大電子工程設計人員去自已體會 才能得到其中的真諦 1 電源地線的處理 既使在整個PCB板中的布線完成得都很好但由于電源 地線的考慮不周到而引起的干擾會使產(chǎn)品的性能下降有時甚至影響到產(chǎn)品的成功率所以對電 地線的布線要認真對待把電地線所產(chǎn)生的噪音干擾降到最低限度以保證產(chǎn)品的質量 對每個從事電子產(chǎn)品設計的工程人員來說都明白地線與電源線之間噪音所產(chǎn)生的原因 現(xiàn)只對降低式抑制噪音作以表述 1眾所周知的是在電源地線之間加上去耦電容

2盡量加寬電源地線寬度最好是地線比電源線寬它們的關系是地線電源線信號線通常信號線寬為0.20.3mm,最經(jīng)細寬度可達0.050.07mm,電源線為1.22.5 mm 對數(shù)字電路的PCB可用寬的地導線組成一個回路, 即構成一個地網(wǎng)來使用(模擬電路的地不能這樣使用)

3用大面積銅層作地線用,在印制板上把沒被用上的地方都與地相連接作為地線用或是做成多層板電源地線各占用一層

4數(shù)字電路與模擬電路的共地處理 現(xiàn)在有許多PCB不再是單一功能電路數(shù)字或模擬電路而是由數(shù)字電路和模擬電路混合構成的因此在布線時就需要考慮它們之間互相干擾問題特別是地線上的噪音干擾 數(shù)字電路的頻率高模擬電路的敏感度強對信號線來說高頻的信號線盡可能遠離敏感的模擬電路器件對地線來說整人PCB對外界只有一個結點所以必須在PCB內(nèi)部進行處理數(shù)模共地的問題而在板內(nèi)部數(shù)字地和模擬地實際上是分開的它們之間互不相連只是在PCB與外界連接的接口處如插頭等數(shù)字地與模擬地有一點短接請注意只有一個連接點也有在PCB上不共地的這由系統(tǒng)設計來決定

- 1 - 高速 PCB 設計指南
3 信號線布在電地層上 在多層印制板布線時由于在信號線層沒有布完的線剩下已經(jīng)不多再多加層數(shù)就會造成浪費也會給生產(chǎn)增加一定的工作量成本也相應增加了為解決這個矛盾可以考慮在電地層上進行布線首先應考慮用電源層其次才是地層因為最好是保留地層的完整性

4 大面積導體中連接腿的處理 在大面積的接地電中常用元器件的腿與其連接對連接腿的處理需要進行綜合的考慮就電氣性能而言元件腿的焊盤與銅面滿接為好但對元件的焊接裝配就存在一些不良隱患如_焊接需要大功率加熱器_容易造成虛焊點所以兼顧電氣性能與工藝需要做成十字花焊盤稱之為熱隔離heat shield俗稱熱焊盤Thermal這樣可使在焊接時因截面過分散熱而產(chǎn)生虛焊點的可能性大大減少多層板的接電地層腿的處理相同

5 布線中網(wǎng)絡系統(tǒng)的作用 在許多CAD系統(tǒng)中布線是依據(jù)網(wǎng)絡系統(tǒng)決定的網(wǎng)格過密通路雖然有所增加但步進太小圖場的數(shù)據(jù)量過大這必然對設備的存貯空間有更高的要求同時也對象計算機類電子產(chǎn)品的運算速度有極大的影響而有些通路是無效的如被元件腿的焊盤占用的或被安裝孔定們孔所占用的等網(wǎng)格過疏通路太少對布通率的影響極大所以要有一個疏密合理的網(wǎng)格系統(tǒng)來支持布線的進行 標準元器件兩腿之間的距離為0.1英寸(2.54mm),所以網(wǎng)格系統(tǒng)的基礎一般就定為0.1英寸(2.54 mm)或小于0.1英寸的整倍數(shù)如0.05英寸0.025英寸0.02英寸等 6 設計規(guī)則檢查DRC 布線設計完成后需認真檢查布線設計是否符合設計者所制定的規(guī)則同時也需確認所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求一般檢查有如下幾個方面 1線與線線與元件焊盤線與貫通孔元件焊盤與貫通孔貫通孔與貫通孔之間的距離是否合理是否滿足生產(chǎn)要求 2電源線和地線的寬度是否合適電源與地線之間是否緊耦合低的波阻抗在PCB中是否還有能讓地線加寬的地方 3對于關鍵的信號線是否采取了最佳措施如長度最短加保護線輸入線及輸出線被明顯地分開 4模擬電路和數(shù)字電路部分是否有各自獨立的地線 5后加在PCB中的圖形如圖標注標是否會造成信號短路

6對一些不理想的線形進行修改

7在PCB上是否加有工藝線阻焊是否符合生產(chǎn)工藝的要求阻焊尺寸是否合適字符標志是否壓在器件焊盤上以免影響電裝質量

8多層板中的電源地層的外框邊緣是否縮小如電源地層的銅箔露出板外容易造成短路

電容器的寄生作用與雜散電容

問：我想知道如何為具體的應用選擇合適的電容器，但我又不清楚許多不同種類的電容器有哪些優(yōu)缺點?
答：為具體的應用選擇合適類型的電容器實際上并不困難。一般來說，按應用分類，大多數(shù)電容器通常分為以下四種類型(見圖14.1)：

·交流耦合，包括旁路(通交流隔直流)
·去耦(濾掉交流信號或濾掉疊加在直流信號上的高頻信號或濾掉電源、基準電源和信號電路中的低頻成分)
·有源或無源RC濾波或選頻網(wǎng)絡
·模擬積分器和采樣保持電路(捕獲和儲存電荷)
盡管流行的電容器有十幾種，包括聚脂電容器、薄膜電容器、陶瓷電容器、電解電容器，但是對某一具應用來說，最合適的電容器通常只有

一兩種，因為其它類型的電容器，要么有的性能明顯不完善，要么有的對系統(tǒng)性能有“寄生作用”，所以不采用它們。

問：你談到的“寄生作用”是怎么回事?
答：與“理想”電容器不同，“實際”電容器用附加的“寄生”元件或“非理想”性能來表征，其表現(xiàn)形式為電阻元件和電感元件，非線性

和介電存儲性能。“實際”電容器模型如圖14.2所示。由于這些寄生元件決定的電容器的特性，通常在電容器生產(chǎn)廠家的產(chǎn)品說明中都有詳

細說明。在每項應用中了解這些寄生作用，將有助于你選擇合適類型的電容器。

問：那么表征非理想電容器性能的最重要的參數(shù)有哪些?
答：最重要的參數(shù)有四種：電容器泄漏電阻RL(等效并聯(lián)電阻EPR)、等效串聯(lián)電阻(ESR)、等效串聯(lián)電感(ESL)和介電存儲(吸收)。
電容器泄漏電阻，RP：在交流耦合應用、存儲應用(例如模擬積分器和采 樣保持器)以及當電容器用于高阻抗電路時，RP是一項重要參數(shù)，

電容器的泄漏模型如圖所示。

理想電容器中的電荷應該只隨外部電流變化。而實際電容器中的RP使電荷以RC時間常數(shù)決定的速率緩慢泄漏。
電解電容(鉭電容和鋁電容)的容量很大，由于其隔離電阻低，所以漏電流非常大(典型值5～20nA/μF)，因此它不適合用于存儲和耦合。最

適合用于交流耦合及電荷存儲的電容器是聚四氟乙烯電容器和其它聚脂型(聚丙烯、聚苯乙烯等)電容器。
等效串聯(lián)電阻(ESR)，R ESR ：電容器的等效串聯(lián)電阻是由電容器的引腳電阻與電容器兩個極板的等效電阻相串聯(lián)構成的。當有大的交流電

流 通過電容器，R ESR使電容器消耗能量(從而產(chǎn)生損耗)。這對射頻電路和載有高波紋電 流的電源去耦電容器會造成嚴重后果。但對精密

高阻抗、小信號模擬電路不會有很大的影響。R ESR最低的電容器是云母電容器和薄膜電容器。
等效串聯(lián)電感(ESL)，L ESL:電容器的等效串聯(lián)電 感是由電容器的引腳電感與電容器兩個極板的等效電感串聯(lián)構成的。像R ESR 一樣，L

ESL在射頻或高頻工作環(huán)境下也會出現(xiàn)嚴重問題，雖然精密電路本身在直流或低頻條件下正常工作。其原因是用子精密模擬電路中的晶體管

在過渡頻率(transition freque ncie s)擴展到幾百M或幾G的情況下，仍具有增益，可以放大電感值很低的諧振信號。這就是在高頻情況下

對這種電路的電源端要進行適當去耦的主要原因。
電解電容器、紙介電容器和塑料薄膜電容器不適合用于高頻去耦。這些電容器基本上是由多 層塑料或紙介質把兩張金屬箔隔開然后卷成一

個卷筒制成的。這種結構的電容具有相當大的自感，而且當頻率只要超過幾兆赫時主要起電感的作用。對于高頻去耦更合適的選擇應該是單

片陶瓷電容器，因為它們具有很低的等效串聯(lián)電感。單片陶瓷電容器是由多層夾層金屬 薄膜 和陶瓷薄膜構成的，而且這些多層薄膜是按照

母線平行方式排布的，而不是按照串行方式卷 繞的。
單片陶瓷電容的不足之處是具有顫噪聲(即對振動敏感)，所以有些單片陶瓷電容器可能會出 現(xiàn)自共振，具有很高的Q值，因為串聯(lián)電阻值及

與其在一起的電感值都很低。另外，圓片陶 瓷電容器，雖然價格不太貴，但有時電感很大。

問：在電容器選擇表中，我看到“損耗因數(shù)”這個術語。請問它的含義是什么?
答：因為電容器的泄漏電阻、等效串聯(lián)電阻和等效串聯(lián)電感，這三項指標幾 乎總是很難分開，所以許多電容器制造廠家將它們合并成一項

指標，稱作損耗因數(shù)(disspat ion factor)，或DF，主要用來描述電容器的無效程度。損耗因數(shù)定義為電容器每周期損耗 能量與儲存能量

之比。實際上，損耗因數(shù)等于介質的功率因數(shù)或相角的余弦值。如果電容器在關心頻帶范圍的高頻損耗可以簡化成串聯(lián)電阻模型，那么等效

串聯(lián)電阻與總容抗之比是對損耗因數(shù)的一種很好的估算，即DF≈ωR ESR C還可以證明，損耗因數(shù)等于電容器品質因數(shù)或Q值的倒數(shù)，在電容

器制造廠家的產(chǎn)品說明中有時也給出這項指標。介質吸收，R DA ，C DA ：單片陶瓷電容器非常適用于高頻去耦， 但是考慮介質吸收問題

，這種電容器不適用于采樣保持放大器中的保持電容器。介質吸收是一種有滯后性質的內(nèi)部電荷分布，它使快速放電然后開路的電容器恢復

一部分電荷，見圖 14.4。因為恢復電荷的數(shù)量是原來電荷的函數(shù)，實際上這是一種電荷記憶效應。如果把這種電容器用作采樣保持放大器

中的保

圖144 介質吸收作用使電容器快速放電 然后開路以恢復原來一部分電荷持電容器，那么勢必對測量結果產(chǎn)生誤 差。對于這種類型應用推

薦的電容器，正如前面介紹的還是聚脂型電容器，即聚苯乙烯 電容 器、聚丙烯電容器和聚四氟乙烯電容器。這類電容器介質吸收率很低(

典型值＜001%＝。 常見電容器特性比較見表141
關于高頻去耦的一般說明：
保證對模擬電路在高頻和低頻去耦都合適的最好方法是用電解電容器，例如一個鉭片電容與一個單片陶瓷電容器相并聯(lián)。這樣兩種電容器相

并聯(lián)不但在低頻去耦性能很好，而且在頻率很高的情況下仍保持優(yōu)良的性能。除了關鍵集成電路以外，一般不必每個集成電路都接一個鉭電

容器。如果每個集成電路和鉭電容器之間相當寬的印制線路板導電條長度小于10cm，可 在幾個集成電路之間共用一個鉭電容器。
關于高頻去耦另一個需要說明的問題是電容器的實際物理分布。甚至很短的引線都有不可忽視的電感，所以安裝高頻去耦電容器應當盡量靠

近集成電路，并且做到引腳短，印制線路板導電條寬。
為了消除引腳電感，理想的高頻去耦電容器應該使用表面安裝元件。只要電容器的引腳長度不超過1.5mm，還是選擇末端引線電容器(wire

ended capacitors)。電容器的正確使用方 法如圖14.5所示。
(a) 正確方法 (b) 錯誤方法
·使用低電感電容器(單片陶瓷電容器)
·安裝電容器靠近集成電路
·使用表面安裝電容器
·短引腳、寬導電條

圖145 電容器的正確使用 雜散電容
前面我們已經(jīng)討論了電容器像元件一樣的寄生作用。
表14.1 各種電容器件性能比較表

類型典型介質吸收優(yōu)缺點

NPO陶瓷電容器
吸收＜01%
外型尺寸小、價格便宜、穩(wěn)定性好、電容值范圍寬、 銷售商多、電感低
通常很低，但又無法限制到很小的數(shù)值(10nF)

聚苯乙烯電容器 0001%～0 02%
價格便宜、DA很低、電容值范圍寬、穩(wěn)定性好
溫度高于85°C，電容器受到損害、外形尺寸大、電感高

聚丙烯電容器 0001%～00 2%
價格便宜、DA很低、電容值范圍寬
溫度高于+105°C，電容器受到損害、外形尺寸大、電感

聚四氟乙烯電容器 0003%～ 002%
DA很低、穩(wěn)定性好、可在+125°C以上溫度工作、電容值范圍寬
價格相當貴、外形尺寸大、電感高

MOS電容器 001%
DA性能好，尺寸小，可在+25°C以上溫度工作，電感低
限制供應、只提供小電容值

聚碳酸酯電容器 01%
穩(wěn)定性好、價格低、溫度范圍寬
外形尺寸大、DA限制到8位應用、電感高

聚酯電容器 03%～05%
穩(wěn)定性中等、價格低、溫度范圍寬、電感低
外形尺寸大、DA限制到8位應用、電感高

單片陶瓷電容器(高k值)＞02%
電感低、電容值范圍寬
穩(wěn)定性差、DA性能差、電壓系數(shù)高

云母電容器 ＞0003%
高頻損耗低、電感低、穩(wěn)定性好、效率優(yōu)于1%
外形尺寸很大、電容值低(＜10nF＝、價格貴

鋁電解電容器 很高
電容值高、電流大、電壓高、尺寸小
泄漏大、通常有極性、穩(wěn)定性差、精度低、電感性

鉭電解電容器 很高
尺寸小、電容值大、電感適中
泄漏很大、通常有極性、價格貴、穩(wěn)定性差、精度差

問：什么是雜散電容?
答：像平行板電容器一樣，(見圖146)不論什么時候，當兩個導體彼此非?？?近 (尤其是當兩個導體保持平行時)，便產(chǎn)生雜散電容。它

不能不斷地減小，也不能像法拉弟屏 蔽一樣用導體進行屏蔽。

C="0".0085×E R ×Ad
其中：
C=電容，單位pF
E R =空氣介電常數(shù)
A=平行導體面積，單位mm 2
d=平行導體間的距離，單位mm
圖146 平行板電容器模型

雜散電容或寄生電容一般出現(xiàn)在印制線路板上的平行導電條之間或印制線路板的相對 面上的導電條或導電平面之間，見圖147。雜散電容

的存在和作用，尤其是在頻率很高 時，在電路設計中常常被忽視，所以在制造和安裝系統(tǒng)線路板時會產(chǎn)生嚴重的性能問 題，例如，噪聲變

大，頻率響應降低，甚至使系統(tǒng)不穩(wěn)定。
通過實例說明如何用上述電容公式計算印制線路板相對面上的導電條產(chǎn)生的雜散電容 。對于普通的印制線路板材料，E R =47,d="1"5mm

，則其單位面積雜

散電容為3pF/cm 2 。在250MHz頻率條件下，3pF電容對應 的電抗為2122Ω。

問：請問如何消除雜散電容?
答：實際上從來不能消除雜散電容。最好的辦法只能設法將雜散電容對電路的影響減到最小。減小雜散電容耦合影響的一種方法是使用法拉

弟屏蔽(Faraday shield)，它是在耦合源與受影響電路之間的一種簡捷接地導體。

問：雜散電容是如何起作用的?
答：讓我們看一下圖14.8。圖中示出了高頻噪聲源Vn如何通過雜散電容C耦合到系統(tǒng)阻抗Z的等效電容。如果我們幾乎或不能控制Vn，或不能

改變電路阻抗Z 1 的位置，那么最好的解決方法是插入一個法拉弟屏蔽。 圖14.9示出了法拉弟屏蔽中斷耦合電場的情況。

圖14.8 通過雜散電容耦合的電壓噪聲
(a) 電容屏蔽中斷耦合電場
(b) 電容屏蔽使噪聲電流返回到噪聲源，而不通過阻抗Z1
請注意法拉弟屏蔽使噪聲和耦合電流直接返回到噪聲源，而不再通過阻抗Ｚ1 。
電容耦合的另一個例子是側面鍍銅陶瓷集成電路外殼。這種DIP封裝，在陶瓷封裝的頂上有 一小塊方形的導電可伐合金蓋，這塊可伐合金蓋

又被焊接到一個金屬圈(metallized rim)上 (見圖14.10)。生產(chǎn)廠家只能提供兩種封裝選擇：
一種是將金屬圈連接到器件封裝角上的一個引 腳上；另一種是保留金屬圈不連接。大部分邏輯電路在器件封裝的某一角上有一個接地引腳

，所以這種器件的可伐合金蓋接地。但是許多模擬電路在器件封裝的四個角上沒 有一個接地引腳，所以這側面鍍銅陶瓷DIP封裝，有時有隔

離的可伐合金 蓋·該封裝器件受容性干擾易受損壞，所以應盡可能接地。圖14.10 由可伐合金蓋引起的電容效應 種可伐合金蓋被懸浮?？?/p>

以證明，如果這種陶瓷DIP封裝器件的芯片不 被屏蔽，那么它要比塑料DIP封裝的同樣芯片更容易受到電場噪聲的損壞。

圖14.9 法拉弟電容屏蔽
不論環(huán)境噪聲電平有多么大，用戶最好的辦法是將任何側面鍍銅陶瓷封裝集成電路凡是生產(chǎn) 廠家沒有接地的可伐合金蓋接地。為了接地可

將引線焊接到可伐合金蓋上(這樣做不會損壞 芯片，因為芯片與可伐合金蓋之間熱和電氣隔離)。如果無法焊接到可伐合金蓋上，可使用 接

地的磷青銅片做接地連接，或使用導電涂料將可伐合金蓋與接地引腳連接。絕對不允許將 沒有經(jīng)過檢查的實際上不允許和地連接的可伐合

金蓋接地。有的器件應將可伐合金蓋接到電 源端而不是接到地，就屬于這種情況。在集成電路芯片的接合線(bond wires)之間不能采用法

拉弟屏蔽，主要原因是在 芯片的兩條接合線與其相聯(lián)的引線框架之間的雜散電容大約為0.2pF(見圖14.11)，觀測值 一般在0.05pF至0.6pF

之間。
圖14.11芯片接合線之間的雜散電容 考慮高分辨率數(shù)據(jù)轉換器(ADC或DAC)，它們都與高速數(shù)據(jù)總線連接。數(shù)據(jù)總線上的每條線( 大約都以2

至5V/ns的速率傳送噪聲)通過上述雜散電容影響ADC或DAC的模擬端口(見圖14.12 )。由此引起的數(shù)字邊緣耦合勢必降低轉換器的性能。

圖1412 高速數(shù)據(jù)總線上的數(shù)字噪 聲通過雜散電容進入數(shù)據(jù)轉換器的模擬端口
為了避免這個問題，不要將數(shù)據(jù)總線與數(shù)據(jù)轉換器直接相連，而應使用一個鎖存緩沖器作為接口 。這種鎖存緩沖器在快速數(shù)據(jù)總線與高性

能數(shù)據(jù)轉換器之間起到一個法拉弟 屏蔽作用。雖然這種方法增加了附加的器件，增加了器件的占居面積，增加了功耗，稍降低了可靠 性及

稍提高了設計復雜程度，但它可以明顯地改善轉換器的信噪比。

在Allegro15.2中SKILL的加載
1.創(chuàng)建allegro.ilinit, 在文件里添加類似load("c:/CADENCE/skill/drc.il")的語句,每句占一行.

2.將Aallegor.ilinit ,拷貝放進C:\Cadence\SPB_15.2\share\local\pcb\skill.到了這一步在ALLEGRO的命令行應該可以輸入SKILL所定義的命令了.但如果想在ALLEGRO的菜單添加響應的菜單,請繼續(xù)往下讀

3.15.2的菜單允許用戶自己定制.在C:\Cadence\SPB_15.2\share\pcb\text\cuimenus\allegro.men為ALLEGRO自帶的菜單文件.將其COPY到C:\Cadence\SPB_15.2\share\local\pcb\menus中.

4.編輯allegro.men在里面適當?shù)奈恢貌迦?br> POPUP "Skillfun"
BEGIN
MENUITEM "viewDRC", "drc"

END
Skillfun應該在上一個POPUP和END對只后.viewDRC是將在菜單中顯示命令名稱.drc為這個命令名稱所對應的SKILL程序中的命令, 也就是在COMMAND行輸入的命令.

5.重新啟動ALLEGRO,就可以發(fā)現(xiàn)自己定義的菜單了

allegro中的熱鍵定義
首先說明一下環(huán)境變量文件（evn 文件），環(huán)境變量文件有兩個，它們分別在系統(tǒng)盤
的根目錄下的pcbevn 目錄中（比如系統(tǒng)在C 盤，那么evn 文件將在c:\pcbevn 下）和
程序安裝路徑下（如Cadence 設計系統(tǒng)程序安裝在D:\Cadence 下，則evn 文件將在
D:\Cadence\PSD_15.1\share\pcb\text 目錄下），前者是本地變量文件，后者是全局變
量文件（系統(tǒng)自動建立，即為默認設置）。在本地變量文件中，主要存放的用戶參數(shù)設
置值（Setup->User Preferences..如庫文件所在的路徑等）。在全局變量文件中主要描
述的是：應用程序的工作路徑和系統(tǒng)的快捷鍵定義等等。在啟動一個應用程序時，應用
程序會根據(jù)環(huán)境變量中的參數(shù)進行初始化。
在Allegro中我們可以用alias 或funckey 命令來定義一個快捷鍵，以代替常用的設計命令。要使
定義的快捷鍵產(chǎn)生作用，我們有兩種方式來定義：
1、在命令窗口直接定義，但這樣定義的快捷鍵只能在當前設計中使用，如果重新
啟動設計時，快捷鍵將會失效。命令格式如下：
alias shortkey Keyboard Commands
funckey shortkey Keyboard Commands
注意：1）如果直接鍵入alias 或funckey 命令然后回車，系統(tǒng)將會彈出所有快捷鍵列表，這
相當于執(zhí)行Tools->Utilities->Aliases/Function keys..命令。
2）alias 命令不能用來定義字母，原因是字母鍵要用來輸入命令行。但是funckey 命令
可以用來定義單個字母為快捷鍵，它比alias 命令更為強大，alias 能定義的它都能定義,但是字母
被定義成某快捷鍵后，該字母就不能用來輸入鍵盤命令了。
3 ） Allegro 中的所有鍵盤命令(Keyboard Commands) 列表可以通過執(zhí)行
Tools->Utilities->Keyboard Commands 命令來查看,這些命令都可以設置成快捷鍵。
2、在本地環(huán)境變量文件中直接定義，這樣定義的命令將長期有效。本地的環(huán)境變
量文件是evn 文件（c:\pcbevn），我們可以對它進行編輯。我們的alias 命令可以在第
二行開始寫（第一行是：source $TELENV），例如我們以前在Protel 或PowerPCB 中常
用的放大、縮小命令就可以如下定義：
alias Pgdown zoom out
alias Pgup zoom in
另外我們經(jīng)常用alias 命令來定義以下幾個常用的shortkey:
alias ~R angle 90(旋轉90 度)
alias ~F mirror(激活鏡相命令)
alias ~Z next(執(zhí)行下一步命令)
alias End redisplay（刷新屏幕）
alias Del Delete（激活刪除命令）
alias Home Zoom fit（全屏顯示）
alias Insert Define grid(設置柵格)
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硬件部PCB 組 賴武軍 2004-5-25
下面我們將常用的幾個命令或快捷鍵做一個說明：
一、常用鍵盤命令
在allegro 中有很多鍵盤命令，它是通過鍵盤輸入來激活或執(zhí)行相關的命令。鍵盤
命令基本上包含了大部分的菜單命令。下面列舉幾個常用的鍵盤命令。
1、x 100：Y 坐標不變，X 方向移動100 個單位值（以設定的原點為參考點）
2、y 100：X 坐標不變，Y 方向移動100 個單位值
3、x 100 100：移動到（100，100）坐標處
pick 命令與上面的x 或y 命令功能相同，只是在執(zhí)行pick 命令時會彈出一個窗口，輸入想要的
坐標值就可以，與上面相對應，pick 命令也提供三種模式：pick、pickx 和picky。
4、mirror：激活鏡相命令（本命令是先激活，后選擇要鏡相的對象）。
5、rotate：激活旋轉命令（本操作要先選取對象，后執(zhí)行該命令）
6、angle 90:旋轉90 度（本操作要先選取對象，后執(zhí)行該命令）
二、常用快捷鍵
alias F2 done：結束當前命令
alias F3 oops：取消前一次操作
alias F4 cancel：取消當前命令
alias F5 show element：激活“屬性顯示”命令
alias F6 add connect：執(zhí)行布線命令
alias F7 vertex：激活“增加倒角”命令
alias F8 zoom points：點取放大
alias F9 zoom fit：滿屏顯示
alias F10 zoom in：放大窗口
alias F11 zoom out：縮小窗口
alias F12 property edit：激活“屬性編輯”命令
funckey + subclass -+：切換到下一層
funckey - subclass --：切換到上一層
<結束>

[轉帖]以企業(yè)級DFX規(guī)范全面提升PCB設計能力
許多人認為PCB設計就是擺放器件、連連線。但我認為PCB設計是產(chǎn)品設計的里程碑，是整個設計進度或項目進度的重要保證，同樣也是一個企業(yè)綜合能力的體現(xiàn)。
通信企業(yè)的全球性激烈競爭，迫使通信行業(yè)格外重視現(xiàn)有的設計過程和生產(chǎn)過程，并不斷的在各個環(huán)節(jié)探索、改變、延伸他們的設計思想和生產(chǎn)模式，從而實現(xiàn)他們"高效、優(yōu)質、低成本"的理想。其中"虛擬制造"這一概念在當今的中小通信企業(yè)中得到了廣泛的認同，也正是這一概念的引入，對PCB設計的要求提升到了一個全新的層面，它必須是符合DFM (Design for Manufacturing)：面向制造過程的設計、DFT (Design for Test)：面向測試的設計、DFR（Design for Reliability）：面向可靠性的設計，DFC(Design for Cost) ：面向成本的設計,等等很多方面。

這樣，我們的PCB設計必須是面對整個產(chǎn)品生命周期的設計，那么它必須要對產(chǎn)品生命周期中最基本的：電路設計過程、生產(chǎn)制造過程有充分的認識，一般包括：

a．元器件的生產(chǎn)工藝、性能參數(shù)、電氣模型的提供與驗證；
元器件的不同封裝工藝會直接影響到電裝配的加工工藝的選用和復雜程度，并直接影響產(chǎn)品的成本，同時通過對元件性能參數(shù)的分析，就能有效的理解后續(xù)的電裝配的工藝流程對前期設計的要求，同時隨著高速電路設計的深入，同樣加重了對元器件電氣模型(SPICE、IBIS等)的依賴程度，這樣對電氣模型的提供與驗證也是PCB設計中不可或缺的一部分，它直接影響高速電路PCB設計的成功率。

b．電路設計的構架與期望；
充分理解電路設計的構思與最終的期望，對電路設計者本身來說不是問題，但是如果PCB設計與電路設計分別由兩個人來做的話，充分理解電路設計的構思與最終的期望就變得尤為關鍵，它能有效的提高電路的整體性能、加快設計進程、起到補充與完善電路設計的目的。

c．系統(tǒng)結構與PCB的空間關系
系統(tǒng)結構與PCB設計緊密相關，對系統(tǒng)結構的充分了解，有助于PCB設計工程師在對元器件布局，特別是端口器件的布局有決定性的作用：插頭、插座、指示燈、開關、按鍵、連接纜等等的