在高速電路中，會看到走線中串一些小電阻，為什么要串這一個(gè)小電阻？又如在DDR設(shè)計(jì)時(shí)，SPEC中規(guī)定了VTT信號需要進(jìn)行端接，那么應(yīng)該怎么端接？端接的電阻該怎么選?。肯旅婢徒o大家談一談里面的細(xì)節(jié)。

        通常我們說減少反射的負(fù)面影響，有三種方式：

（1）降低系統(tǒng)頻率從而加大信號的上升與下降時(shí)間，使下一個(gè)信號在加到傳輸線上前，前一個(gè)信號的反射達(dá)到穩(wěn)定；

（2）縮短PCB走線長度使反射在最短的時(shí)間內(nèi)達(dá)到穩(wěn)定；

（3）采用阻抗匹配方案消除反射，其中信號端接不但能減少在源和目的之間匹配阻抗的信號反射和振鈴，而且也能減緩信號邊沿的快速上升和下降；

在高速系統(tǒng)設(shè)計(jì)中，第1種不可能，而第2種也不實(shí)際，通常要縮短PCB布線長度，就需要增加布線層數(shù)、增加過孔數(shù)量，從而得不償失，第三種阻抗匹配（端接）是最好的方法；

通常傳輸線的端接采用以下兩種策略：

1. 使負(fù)載阻抗與傳輸線阻抗匹配，即終端端接；

2．使源端阻抗與傳輸線阻抗匹配，即源端端接；

1、源端串聯(lián)端接

源端串聯(lián)端接適用于單點(diǎn)對單點(diǎn)的連接，即在靠近芯片的發(fā)送端串聯(lián)電阻，使得該串聯(lián)電阻與芯片的內(nèi)阻之和盡量與傳輸線阻抗一致，即RO+Rt = ZO。如驅(qū)動器的內(nèi)阻為10Ω，傳輸線阻抗為50Ω，則串聯(lián)電阻為50-10=40Ω。

端接電阻阻值對信號質(zhì)量的影響：

阻值太大，傳輸線上的分壓變小，導(dǎo)致輸出電壓不足；

阻值太小，傳輸線上的分壓變大，導(dǎo)致信號過沖幅度比較大；

端接電阻位置對信號質(zhì)量的影響：

源端串聯(lián)端接，電阻位置越靠近發(fā)送端效果越好，如果端接電阻靠近接受端，相當(dāng)于造成阻抗更加不匹配，信號過沖或振鈴現(xiàn)象會更加嚴(yán)重。

【優(yōu)缺點(diǎn)分析】

優(yōu)點(diǎn)：發(fā)送端端接不會引起額外的功耗，匹配方式簡單，且不會增加信號線路的stub。

缺點(diǎn)：一般僅用于點(diǎn)對點(diǎn)信號。同時(shí)Rt的存在會使信號的邊沿變緩，在時(shí)序裕量較小的場合下，應(yīng)權(quán)衡選擇Rt的值。

2、末端并聯(lián)端接

終端并聯(lián)端接適用于單點(diǎn)對多點(diǎn)的連接，即在末端并聯(lián)一個(gè)與傳輸線特性阻抗一致的電阻到GND或電源上。末端端接目的就是引導(dǎo)末端的“水流”，從而阻止信號在源端和末端的來回反射。并聯(lián)的電阻值和傳輸線阻抗保持一致。

我們將上面的傳輸模型簡化如下：

Vt:驅(qū)動器輸出電壓

R1:驅(qū)動器內(nèi)阻

Rt:終端并聯(lián)電阻

R2:接收端輸入阻抗

Vr:接收端輸入電壓

通常接收端的輸入阻抗都比較大，所以終端并聯(lián)電阻Rt和輸入阻抗R2并聯(lián)后的阻值可近似為，即并聯(lián)后的阻值依舊等于Rt。

則接收端能夠得到的電壓：

通過上式我們可以發(fā)現(xiàn)，末端下拉端接接收端最終得到的穩(wěn)態(tài)電壓和驅(qū)動器輸出的電壓是不一樣的，和末端匹配電阻Rt和驅(qū)動內(nèi)阻R1有關(guān)。

為了減少反射，端接電阻肯定是要和傳輸線阻抗相匹配，這時(shí)候穩(wěn)態(tài)電壓就主要取決于驅(qū)動內(nèi)阻了，驅(qū)動內(nèi)阻越高，接收端的穩(wěn)定電壓就越低，所以驅(qū)動內(nèi)阻的大小影響芯片的驅(qū)動能力。末端下拉并聯(lián)端接會降低芯片最終輸出電壓，也就是會減弱芯片的驅(qū)動能力。

為了解決下拉端接拉低信號電平的問題，可以采用上拉端接。

同樣我們可以得到接受端的電壓為：

由上面的公式可見，接收端最終接收到的電壓不僅取決于端接電阻，還取決于末端上拉電壓。對于末端下拉并聯(lián)端接，它的最大缺點(diǎn)就是會拉低信號高電平，這樣會降低芯片的驅(qū)動能力。而對于末端上拉并聯(lián)端接，由于驅(qū)動器內(nèi)阻和上拉電壓的存在，在一開始就會抬高信號低電平。

【優(yōu)缺點(diǎn)分析】

優(yōu)點(diǎn)：不會影響信號的的邊沿速率，同時(shí)可以減小噪聲、電磁干擾（EMI）以射頻干擾（RFI）。

缺點(diǎn)：在電阻Rt上會出現(xiàn)一定的功率損耗，同時(shí)在接收端，可能會導(dǎo)致信號無法滿足門限電平的要求，在使用并聯(lián)端接的時(shí)候一定要注意驅(qū)動器的直流輸出阻抗的大小，合理考慮驅(qū)動器的輸出能力。

3、戴維南端接（分壓端接）

戴維南端接實(shí)際也是末端并聯(lián)端接的一種形式，包含一個(gè)上拉電阻和一個(gè)下拉電阻，電阻值滿足：R1//R2 = Z0 。通常戴維南端接用于驅(qū)動器驅(qū)動能力不足，而又必須使用末端并聯(lián)端接的場合，上拉電阻能夠提供一部分驅(qū)動電流給負(fù)載以幫助驅(qū)動器驅(qū)動高電平，下拉電阻能夠吸收一部分電流幫助驅(qū)動器驅(qū)動低電平，同樣因?yàn)橄吕娮韪唠娖奖焕?，上拉電阻使信號低電平被拉高，所以戴維南端接會使信號的擺幅減小。

【優(yōu)缺點(diǎn)分析】

優(yōu)點(diǎn)：不影響信號的邊沿速率；降低對源端器件的驅(qū)動能力要求

缺點(diǎn)：在電阻R1和R2上都會消耗一定的功耗，同時(shí)所用器件較多，會造成布局緊張。

4、終端AC端接

在上述的端接方式中，接收端匹配電阻與地或電源之間連接，存在直流通路，產(chǎn)生了一定的功耗，而在阻容并聯(lián)匹配中，電容可切斷該通路，有效減少了功耗。同時(shí)也不會產(chǎn)生其他并聯(lián)端接方式中高電平被拉低或低電平被拉高的現(xiàn)象。另外，在一定程度上能夠衰減信號中的高頻噪聲。AC端接要求鏈路上傳輸?shù)氖侵绷髌胶庑盘?，不適合突發(fā)模式模式的數(shù)據(jù)傳輸。

一般Rt的阻值與傳輸線阻抗近似相等，電容選取幾十至幾百皮法的陶瓷電容即可

【優(yōu)缺點(diǎn)分析】

優(yōu)點(diǎn)：相對其他接收端匹配方式，功耗較小

缺點(diǎn)：與接受端并聯(lián)端接一樣，存在接收端高、低電平不對稱的問題。因?yàn)殡娙莸拇嬖趯⑹剐盘栠呇刈兙彙?/p>

5、終端肖基特并聯(lián)端接

嚴(yán)格來說，二極管并聯(lián)端接只能實(shí)現(xiàn)對接收端器件的保護(hù)，而無法實(shí)現(xiàn)阻抗匹配。當(dāng)傳輸線上存在阻抗不匹配時(shí)，該端接能有效減小信號的上沖和下沖，但不能消除反射。

【優(yōu)缺點(diǎn)分析】

優(yōu)點(diǎn)：保護(hù)接收端器件的額輸入端口

缺點(diǎn)：無法消除反射。同時(shí)二極管的開關(guān)速度會限制響應(yīng)時(shí)間，所以較高速系統(tǒng)不適合此方法。