傳輸線上的阻抗不連續(xù)會導致信號反射，我們以圖1所示的理想傳輸線模型來分析與信號反射有關(guān)的重要參數(shù)。

圖中，理想傳輸線L被內(nèi)阻為R0的數(shù)字信號驅(qū)動源VS驅(qū)動，傳輸線的特性阻抗為Z0，負載阻抗為RL。

圖1、理想傳輸線模型

理想的情況是當R0＝Z0＝RL時，傳輸線的阻抗是連續(xù)的，不會發(fā)生任何反射，能量一半消耗在源內(nèi)阻R0上，另一半消耗在負載電阻RL上（傳輸線無直流損耗）。

如果負載阻抗大于傳輸線的特性阻抗，那么負載端多余的能量就會反射回源端，由于負載端沒有吸收全部能量，故稱這種情況為欠阻尼。

如果負載阻抗小于傳輸線的特性阻抗，負載試圖消耗比當前源端提供的能量更多的能量，故通過反射來通知源端輸送更多的能量，這種情況稱為過阻尼。

欠阻尼和過阻尼都會引起反向傳播的波形，某些情況下在傳輸線上會形成駐波。當Z0＝RL時，負載完全吸收到達的能量，沒有任何信號反射回源端，這種情況稱為臨界阻尼。

從系統(tǒng)設計的角度來看，由于臨界阻尼情況很難滿足，所以最可靠適用的方式輕微的過阻尼，因為這種情況沒有能量反射回源端。

負載端阻抗與傳輸線阻抗不匹配會在負載端（B點）反射一部分信號回源端（A點），反射電壓信號的幅值由負載反射系數(shù)ρL決定，見下式：

式中，ρL稱為負載電壓反射系數(shù)，它實際上是反射電壓與入射電壓之比。

由式（1）可見，-1≤ρL≤+1，且當RL＝Z0時，ρL＝0，這時就不會發(fā)生反射。即，只要根據(jù)傳輸線的特性阻抗進行終端匹配，就能消除反射。

從原理上說，反射波的幅度可以大到入射電壓的幅度，極性可正可負。當RL<Z0時，ρL<0，處于過阻尼狀態(tài)，反射波極性為負；當RL>Z0時，ρL>0，處于欠阻尼狀態(tài)，反射波極性為正。

當從負載端反射回的電壓到達源端時，又將再次反射回負載端，形成二次反射波，此時反射電壓的幅值由源反射系數(shù)ρS決定，見下式：

由以上分析可知，在高速數(shù)字系統(tǒng)中，傳輸線上阻抗不匹配會引起信號反射，減小和消除反射的方法是根據(jù)傳輸線的特性阻抗在其發(fā)送端或接收端進行終端阻抗匹配，從而使源反射系數(shù)或負載反射系數(shù)為零。

傳輸線的長度符合下式的條件應使用端接技術(shù)。

式中，L為傳輸線線長，tr為源端信號的上升時間，tpdL為傳輸線上每單位長度的帶載傳輸延遲。即當tr小于2TD時，源端完整的電平轉(zhuǎn)移將發(fā)生在從傳輸線的接收端反射回源端的反射波到達源端之前，這時需要使用端接匹配技術(shù)，否則會在傳輸線上引起振鈴。

傳輸線的端接通常采用兩種策略：

從系統(tǒng)設計的角度，應首選策略1，因其是在信號能量反射回源端之前在負載端消除反射，即使ρL＝0，因而消除一次反射，這樣可以減小噪聲、電磁干擾（EMI）及射頻干擾（RFI）。

而策略2則是在源端消除由負載端反射回來的信號，即使ρS＝0和ρL＝1（負載端不加任何匹配），只是消除二次反射，在發(fā)生電平轉(zhuǎn)移時，源端會出現(xiàn)持續(xù)時間為2TD的半波波形，不過由于策略2實現(xiàn)簡單方便，在許多應用中也被廣泛采用。

兩種端接策略各有其優(yōu)缺點，以下就簡要介紹這兩類主要的端接方案。

1.1、并行端接

并行端接主要是在盡量靠近負載端的位置加上拉和/或下拉阻抗以實現(xiàn)終端的阻抗匹配，根據(jù)不同的應用環(huán)境，并行端接又可分為以下幾種類型：

1）簡單的并行端接

圖2、簡單的并行端接

這種端接方式是簡單地在負載端加入一下拉到GROUND的電阻RT（RT＝Z0）來實現(xiàn)匹配，如圖2所示。

采用此端接的條件是驅(qū)動端必須能夠提供輸出高電平時的驅(qū)動電流以保證通過端接電阻的高電平電壓滿足門限電壓要求。

在輸出為高電平狀態(tài)時，這種并行端接電路消耗的電流過大，對于50Ω的端接負載，維持TTL高電平消耗電流高達48mA，因此一般器件很難可靠地支持這種端接電路。

2）戴維寧（Thevenin）并行端接

圖3、戴維寧（Thevenin）并行端接

戴維寧（Thevenin）端接即分壓器型端接，如圖3示。它采用上拉電阻R1和下拉電阻R2構(gòu)成端接電阻，通過R1和R2吸收反射。R1和R2阻值的選取由下面的條件決定。

R1的最大值由可接受的信號的最大上升時間（是RC充放電時間常數(shù)的函數(shù)）決定，R1的最小值由驅(qū)動源的吸電流數(shù)值決定。R2的選擇應滿足當傳輸線斷開時電路邏輯高電平的要求。

戴維寧等效阻抗可表示為：

這里要求RT等于傳輸線阻抗Z0以達到最佳匹配。此端接方案雖然降低了對源端器件驅(qū)動能力的要求，但卻由于在VCC和GROUND之間連接的電阻R1和R2從而一直在從系統(tǒng)電源吸收電流，因此直流功耗較大。

3）主動并行端接

圖4、主動并行端接

在此端接策略中，端接電阻RT（RT＝Z0）將負載端信號拉至一偏移電壓VBIAS，如圖4所示。

VBIAS的選擇依據(jù)是使輸出驅(qū)動源能夠?qū)Ω叩碗娖叫盘栍屑橙‰娏髂芰?。這種端接方式需要一個具有吸、灌電流能力的獨立的電壓源來滿足輸出電壓的跳變速度的要求。

在此端接方案中，如偏移電壓VBIAS為正電壓，輸入為邏輯低電平時有DC直流功率損耗，如偏移電壓VBIAS為副電壓，則輸入為邏輯高電平時有直流功率損耗。

4）并行AC端接

圖5、并行AC端接

如圖5所示，并行AC端接使用電阻和電容網(wǎng)絡（串聯(lián)RC）作為端接阻抗。

端接電阻R要小于等于傳輸線阻抗Z0，電容C必須大于100pF，推薦使用0.1uF的多層陶瓷電容。

電容有阻低頻通高頻的作用，因此電阻R不是驅(qū)動源的直流負載，故這種端接方式無任何直流功耗。

5）二極管并行端接

某些情況可以使用肖特基二極管或快速開關(guān)硅管進行傳輸線端接，條件是二極管的開關(guān)速度必須至少比信號上升時間快4倍以上。

在面包板和底板等線阻抗不好確定的情況下，使用二極管端接即方便又省時。如果在系統(tǒng)調(diào)試時發(fā)現(xiàn)振鈴問題，可以很容易地加入二極管來消除。

圖6、肖特基二極管端接

典型的二極管端接如圖6所示。肖特基二極管的低正向電壓降Vf（典型0.3到0.45V）將輸入信號鉗位到GROUND－Vf和VCC＋Vf之間。

這樣就顯著減小了信號的過沖（正尖峰）和下沖（負尖峰）。在某些應用中也可只用一個二極管。

二極管端接的優(yōu)點在于：二極管替換了需要電阻和電容元件的戴維寧端接或RC端接，通過二極管鉗位減小過沖與下沖，不需要進行線的阻抗匹配。

盡管二極管的價格要高于電阻，但系統(tǒng)整體的布局布線開銷也許會減少，因為不再需要考慮精確控制傳輸線的阻抗匹配。

二極管端接的缺點在于：二極管的開關(guān)速度一般很難做到很快，因此對于較高速的系統(tǒng)不適用。

1.2、串行端接

串行端接是通過在盡量靠近源端的位置串行插入一個電阻RS（典型10Ω到75Ω）到傳輸線中來實現(xiàn)的，如圖7所示。

串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅(qū)動源的輸出阻抗應大于等于傳輸線阻抗（輕微過阻尼）。即：

圖7、串行端接

這種策略通過使源端反射系數(shù)為零從而抑制從負載反射回來的信號（負載端輸入高阻，不吸收能量）再從源端反射回負載端。

串行端接的優(yōu)點在于：每條線只需要一個端接電阻，無需與電源相連接，消耗功率小。當驅(qū)動高容性負載時可提供限流作用，這種限流作用可以幫助減小地彈噪聲。

串行端接的缺點在于：當信號邏輯轉(zhuǎn)換時，由于RS的分壓作用，在源端會出現(xiàn)半波幅度的信號，這種半波幅度的信號沿傳輸線傳播至負載端，又從負載端反射回源端，持續(xù)時間為2TD（TD為信號源端到終端的傳輸延遲），這意味著沿傳輸線不能加入其它的信號輸入端，因為在上述2TD時間內(nèi)會出現(xiàn)不正確的邏輯態(tài)。

并且由于在信號通路上加接了元件，增加了RC時間常數(shù)從而減緩了負載端信號的上升時間，因而不適合用于高頻信號通路（如高速時鐘等）。

在實際電路中常常會遇到單一驅(qū)動源驅(qū)動多個負載的情況，這時需要根據(jù)負載情況及電路的布線拓撲結(jié)構(gòu)來確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。

2.1、近距離多負載端接

如果多個負載之間的距離較近，可通過一條傳輸線與驅(qū)動端連接，負載都位于這條傳輸線的終端，這時只需要一個端接電路。如采用串行端接，則在傳輸線源端加入一串行電阻即可，如圖8a所示。

如采用并行端接（以簡單并行端接為例），則端接應置于離源端距離最遠的負載處，同時，線網(wǎng)的拓撲結(jié)構(gòu)應優(yōu)先采用菊花鏈的連接方式，如圖8b所示。

圖8、近距離多負載端接

2.2、遠距離多負載端接

如果多個負載之間的距離較遠，需要通過多條傳輸線與驅(qū)動端連接，這時每個負載都需要一個端接電路。

如采用串行端接，則在傳輸線源端每條傳輸線上均加入一串行電阻，如圖9a所示。

如采用并行端接（以簡單并行端接為例），則應在每一負載處都進行端接，如圖9b所示。

圖9、遠距離多負載端接

阻抗匹配與端接技術(shù)方案隨著互聯(lián)長度和電路中邏輯器件的家族在不同也會有所不同，只有針對具體情況，使用正確適當?shù)亩私臃椒ú拍苡行У販p小信號反射。

一般來說，對于一個CMOS工藝的驅(qū)動源，其輸出阻抗值較穩(wěn)定且接近傳輸線的阻抗值，因此對于CMOS器件使用串行端接技術(shù)就會獲得較好的效果。

而TTL工藝的驅(qū)動源在輸出邏輯高電平和低電平時其輸出阻抗有所不同，這時，使用并行戴維寧端接方案則是一種較好的策略。ECL器件一般都具有很低的輸出阻抗。

因此，在ECL電路的接收端使用一下拉端接電阻（下拉電平需要根據(jù)實際情況選?。﹣砦漳芰縿t是ECL電路的通用端接技術(shù)。

當然，上述方法也不是絕對的，具體電路上的差別、網(wǎng)絡拓撲結(jié)構(gòu)的選取、接收端的負載數(shù)等都是可以影響端接策略的因素。

因此在高速電路中實施電路的端接方案時，需要根據(jù)具體情況通過分析仿真來選取合適的端接方案以獲得最佳的端接效果。