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就可以防止信號(hào)頻譜聽混疊。但為了滿足后端偽隨機(jī)碼捕獲與同步的需要(一個(gè)碼片周期內(nèi)應(yīng)有不小于3個(gè)采樣點(diǎn))，采樣速率應(yīng)大于2B，且為2B的整數(shù)倍(B為偽碼速率)。對(duì)于速率為4．08 MHz的PN碼，系統(tǒng)取32．64 MHz的采樣頻率。
1．2 數(shù)字下變頻 通過(guò)數(shù)字下變頻(Digital Down Conversion，DDC)，將采樣后的載頻信號(hào)變換成零中頻信號(hào)是數(shù)字中頻處理的最終目的。零中頻信號(hào)就是零載頻的信號(hào)，也稱基帶信號(hào)。DDC由本地NCO、數(shù)字混頻器和低通FIR濾波器組成，圖2給出了其實(shí)現(xiàn)框圖。DDC工作時(shí)，每向DDC輸出一個(gè)信號(hào)的采樣樣本，NCO就增加一個(gè)2π·fLo/fs相位增量，然后，以Σ2π·fLo/fs相位累加角度作為地址，檢查地址上的數(shù)值并輸出到數(shù)字混頻器，與樣本相乘。乘積樣本再經(jīng)過(guò)低通濾波器輸出，即完成了數(shù)字下變頻。
數(shù)控本振由三部分組成：相位累加器、相位加法器及正弦表只讀存儲(chǔ)器。相位累加器的作用就是將數(shù)字本振頻率和本振偏移頻率之和轉(zhuǎn)換成相位，每來(lái)一個(gè)時(shí)鐘脈沖，相位在原來(lái)的基礎(chǔ)上增加一個(gè)相位增量，相位加法器的功能是設(shè)置一定的初始相位以滿足某些應(yīng)用的需要。相位的正弦值用查正弦表(Look UpTable，LUT)的方法實(shí)現(xiàn)。過(guò)程如下：
Actel公司ProASICPlus系列FPGA產(chǎn)品中有豐富的IPCORE，正弦/余弦信號(hào)查找表、濾波器等都可以用IPCORE簡(jiǎn)單、方便地實(shí)現(xiàn)，性能也能滿足要求。在FPGA中實(shí)現(xiàn)并行乘法，占用內(nèi)部資源較多，乘法器的速度成為系統(tǒng)的瓶頸。考慮采用流水線結(jié)構(gòu)設(shè)計(jì)，在各部分乘積的加法運(yùn)算之間插入寄存器，將漫長(zhǎng)的進(jìn)位過(guò)程分?jǐn)偟礁骷?jí)寄存器之間去執(zhí)行并注意各級(jí)的時(shí)延均化。乘法器的速度由兩級(jí)寄存器間的延時(shí)決定，這樣做有利于提高系統(tǒng)時(shí)鐘。由于FPGA是寄存器增強(qiáng)型器件，這種方法所付出的面積代價(jià)并不大。 1．3 PN碼捕獲 PN碼的捕獲與跟蹤式直擴(kuò)系統(tǒng)的關(guān)鍵處理過(guò)程直接影響系統(tǒng)的性能。PN碼的捕獲主要有以下幾種方法：?jiǎn)尾竭M(jìn)搜索法、滑動(dòng)相關(guān)法、序列估計(jì)法、多駐留式搜索、復(fù)碼法、雙門限法和匹配濾波器法等。上述幾種方法有的實(shí)現(xiàn)起來(lái)雖然簡(jiǎn)單但捕獲時(shí)間太長(zhǎng)(如單步進(jìn)和滑動(dòng)相關(guān)法)，有些對(duì)噪聲過(guò)于敏感不適用于擴(kuò)頻通信系統(tǒng)(如序列估計(jì)法和復(fù)碼法)；有些雖然捕獲時(shí)間較單步進(jìn)有一定的縮短但電路也復(fù)雜了許多，付出的代價(jià)太大(如多駐留式搜索和雙門限判決法)；另一些則受限于實(shí)現(xiàn)所必須的元器件擴(kuò)頻益做不高(如匹配濾波器法)。 |
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