邏輯技術(shù)及工藝流程

3.1.1 引言

本節(jié)將介紹CMOS超大規(guī)模集成電路制造工藝流程的基礎(chǔ)知識(shí)， 重點(diǎn)將放在工藝流程的概要和不同工藝步驟對(duì)器件及電路性能的影響上。圖3.1顯示了一個(gè)典型的現(xiàn)代CMOS邏輯芯片（以65nm節(jié)點(diǎn)為例） 的結(jié)構(gòu)，包括CMOS晶體管和多層互聯(lián)。典型的襯底是P型硅或絕緣體上硅（SOI），直徑為200mm（8″）或300mm（12″）。局部放大圖顯示出了CMOS晶體管的多晶硅和硅化物柵層疊等細(xì)節(jié)，由多層銅互連，最上面兩層金屬較厚，通常被用于制造無(wú)源器件（電感或電容），頂層的鋁層用于制造封裝用的鍵合焊盤。

圖3.1 現(xiàn)代CMOS邏輯芯片結(jié)構(gòu)示意圖

現(xiàn)代CMOS晶體管的主要特征如圖3.2所示。在90nm CMOS節(jié)點(diǎn)上，CMOS晶體管的特征包括鈷-多晶硅化物或鎳-多晶硅化物多晶柵層疊、氮化硅柵介質(zhì)、多層（ONO）隔離、淺源/漏（SD）擴(kuò)展結(jié)和鎳硅化物SD深結(jié)。

內(nèi)部核心邏輯電路的晶體管典型操作電壓（1～1.3V），其溝道長(zhǎng)度更短（50～70nm），柵介質(zhì)更薄（25～30?）， SD擴(kuò)展結(jié)更淺（200～300?）。IO電路的晶體管（即是連接芯片外圍電路的接口）的典型操作電壓是1.8V、2.5V或3.3V，相應(yīng)的其溝道更長(zhǎng)（100～200nm），柵介質(zhì)更厚（40～70?），SD擴(kuò)展結(jié)更深（300 ～500?）。核心邏輯電路較小的操作電壓是為了最大限度減小操作功耗。在65nm及45nm CMOS節(jié)點(diǎn)，另一個(gè)特點(diǎn)是采用了溝道工程 ，通過(guò)沿晶體管溝道方向施加應(yīng)力來(lái)增強(qiáng)遷移率（例如張應(yīng)力對(duì)NMOS中電子的作用和壓應(yīng)力對(duì)PMOS中空穴的作用）。未來(lái)CMOS在 32nm及以下的節(jié)點(diǎn)還會(huì)有新的特點(diǎn)，例如新的高k介質(zhì)和金屬柵層疊 ， SiGe SD （ 對(duì)于PMOS ），雙應(yīng)變底板，非平面溝道 （FinFET）等。

圖3.2 CMOS晶體管（包括NMOS和PMOS）

現(xiàn)代CMOS邏輯工藝流程的順序如圖3.3所示，工藝參數(shù)對(duì)應(yīng)于90nm節(jié)點(diǎn)。CMOS邏輯超大規(guī)模集成電路的制造通常是在P型硅或絕緣體上硅（SOI）上，直徑為200mm（8″）或300mm（12″）。

工藝首先形成淺槽隔離（STI），然后形成n-阱區(qū)域（對(duì)于PMOS晶體管）和p-阱區(qū)域（對(duì)于NMOS晶體管）并分別對(duì)阱區(qū)域進(jìn)行選擇性注入摻雜。然后為NMOS和PMOS晶體管生長(zhǎng)柵氧，接下來(lái)形成多晶柵層疊。多晶柵層疊圖形化以后形成再氧化，補(bǔ)償和主隔離結(jié)構(gòu)，接著完成NMOS和PMOS的LDD和源/漏注入摻雜。

在這之后，沉積一層介質(zhì)層，通過(guò)圖形化，刻蝕和鎢塞（W-plug）填充形成接觸孔。至此， NMOS和PMOS晶體管已經(jīng)形成了，這些工藝步驟通常被稱為前端制程（FEOL）。然后通過(guò)單鑲嵌技術(shù)形成第一層銅（M1），其他的互連通過(guò)雙鑲嵌技術(shù)實(shí)現(xiàn)。后端制程（BEOL）通過(guò)重復(fù)雙鑲嵌技術(shù)實(shí)現(xiàn)多層互連。

圖3.3 CMOS晶體管和金屬互連的制造流程

圖3.3中，步驟（a）～步驟（h）用于實(shí)現(xiàn)CMOS晶體管，稱為前端制程（FEOL）；步驟（i）～步驟（j）用于重復(fù)制造多層互聯(lián)，稱為后端制程（BEOL）。最頂層的兩層金屬和鋁層被用于制造無(wú)源器件和鍵合焊盤，沒(méi)有在這里進(jìn)行介紹。

3.1.2 CMOS工藝流程

1．隔離的形成

淺槽隔離（STI）的形成如圖3.4所示，工藝參數(shù)對(duì)應(yīng)于90nm節(jié)點(diǎn)。工藝首先對(duì)硅襯底進(jìn)行熱氧化（被稱作初始氧化，initial-ox），厚度100?，然后通過(guò)LPCVD的方式沉積一層氮化硅（1300?）。接下來(lái)進(jìn)行光刻，首先旋涂一層光刻膠（PR），然后進(jìn)行紫外線（UV）曝光，光刻膠通過(guò)光刻版（被稱作AA）顯影，有源區(qū)不會(huì)受到紫外線 的照射（或者說(shuō)隔離區(qū)域?qū)?huì)曝露在紫外光下）。

在這之后，氮化硅和初始氧化層通過(guò)離子干法刻蝕的方法除去，去掉光刻膠后進(jìn)行Si的刻蝕，露出的氮化硅充當(dāng)刻蝕的硬掩模，通過(guò)離子刻蝕在Si襯底上刻蝕出淺槽（5000?）。當(dāng)然，掩模材料（例如PR一類的軟掩模和氮化硅之類的硬掩模）必須足夠厚，能夠經(jīng)受得住后續(xù)對(duì)氮化硅、二氧化硅和硅的離子刻蝕。

圖3.4 淺槽隔離（STI）形成的圖解

在硅槽形成以后，進(jìn)行氧化已在槽內(nèi)形成一層“襯里”，接下來(lái)通過(guò)CVD的方法在槽內(nèi)填充氧化物（厚度稍微超過(guò)槽的深度）并且進(jìn)行快速熱退火（RTA）使CVD沉積的氧化物更加堅(jiān)硬。在這之后通過(guò)化學(xué)機(jī)械研磨（CMP）的方式使得表面平坦化，隨后去除殘余的氮化硅和二氧化硅。接下來(lái)，在表面生長(zhǎng)一層新的熱氧化層（被稱作犧牲氧化層或SAC-ox）。相對(duì)于以前的LPCVD沉積氧化物工藝，高離子密度（HDP）CVD有更好的間隙填充能力，因此被廣泛地用于現(xiàn)代 CMOS制造工藝（例如0.13μm節(jié)點(diǎn)及更新的技術(shù)）。

2．n-阱和p-阱的形成

n-阱和p-阱的形成如圖3.5所示，包括掩模形成和穿過(guò)薄犧牲氧化層（SAC-ox）的離子注入。n-阱和p-阱的形成順序?qū)ψ罱K晶體管的性能影響很小。后面會(huì)在n-阱中形成PMOS，在p-阱中形成NMOS，因此，n-阱和p-阱的離子注入通常是多路徑的（不同的能量/劑量和種類），這些注入不僅用于阱的形成，同時(shí)也用于PMOS和NMOS閾值電壓Vt 的調(diào)整和防止穿通。n-阱離子注入后使用RTA激活雜質(zhì)離子推進(jìn)雜質(zhì)深度。

圖3.5 n-阱和p-阱的形成的圖解

3．柵氧和多晶硅柵的形成

雙層?xùn)叛鹾陀惭谀艑盈B示意圖如圖3.6所示。用濕法去掉Sac-ox以后，通過(guò)熱氧化生長(zhǎng)第一層?xùn)叛酰榱烁哔|(zhì)量和低內(nèi)部缺陷），然后形成打開核心區(qū)域的掩模（通過(guò)使用掩模core），接著浸入到HF溶液中，隨后在核心區(qū)域通過(guò)熱氧化的方式生長(zhǎng)晶體管的第二層?xùn)叛酢?/span>

注意到 I/O 區(qū)域經(jīng)歷了兩次氧化，因此正如所期待的，I/O晶體管的柵氧要更厚一些。當(dāng)核心區(qū)域和 I/O 區(qū)域都已經(jīng)生長(zhǎng)了晶體管以后，沉積多晶硅層和硬掩模層（薄的SiON和PECVD二氧化硅）。在沉積了柵層疊之后，將硬掩模進(jìn)行圖形化（使用掩模poly，并用對(duì)多晶硅表面有高選擇性的離子刻蝕二氧化硅和SiON），然后去除光刻膠，使用SiON和二氧化硅做硬掩模刻蝕多晶硅。去除SiON以后，使用氧化爐或快速熱氧化（RTO）形成多晶硅柵層疊側(cè)壁的再氧化（30?），來(lái)對(duì)氧化物中的損傷和缺陷進(jìn)行退火（對(duì)柵層疊的離子刻蝕可能導(dǎo)致?lián)p傷或缺陷）。因?yàn)闁诺男螤顩Q定了晶體管溝道的長(zhǎng)度，也即決定了 CMOS節(jié)點(diǎn)中的最小臨界尺寸（CD），因此它需要硬掩模方案而不是光刻膠圖形化方案來(lái)對(duì)柵層疊進(jìn)行圖形化，以期獲得更好的分辨率和一致性。

圖3.6 柵氧和柵層疊形成的圖解

兩次柵氧化的結(jié)果使得I/O晶體管的柵氧較厚（沒(méi)有在這里顯示出來(lái)）而核心晶體管的柵氧較薄。相對(duì)于簡(jiǎn)單的光刻膠圖形化方案，硬掩模方案可以獲得更好的分辨率和一致性。

4．補(bǔ)償隔離的形成

補(bǔ)償隔離的形成如圖3.7所示。沉積一薄層氮化硅或氮氧硅（典型的厚度為50至150?），然后進(jìn)行回刻蝕，在柵的側(cè)壁上形成一薄層隔離。補(bǔ)償隔離用來(lái)隔開由于LDD離子注入（為了減弱段溝道效應(yīng)）引起的橫向擴(kuò)散；對(duì)于90nm CMOS節(jié)點(diǎn)，這是一個(gè)可以選擇的步驟，但對(duì)于65nm和45nm節(jié)點(diǎn)，這一步是必要的。在補(bǔ)償隔離刻蝕后，剩下的氧化層厚度為20?，在硅表面保留一層氧化層對(duì)于后續(xù)每步工藝中的保護(hù)而言是十分重要的。

圖3.7 補(bǔ)償隔離的形成

補(bǔ)償隔離可以補(bǔ)償為了減少段溝道效應(yīng)而采取的LDD離子注入所引起的橫向擴(kuò)散。

5．nLDD和pLDD的形成

有選擇的對(duì)n溝道MOS和p溝道MOS的輕摻雜漏極（LDD）離子注入如圖3.8所示。完成離子注入后，采用尖峰退火技術(shù)去除缺陷并激活LDD注入的雜質(zhì)。nLDD和pLDD離子注入的順序和尖峰退火或RTA的溫度對(duì)結(jié)果的優(yōu)化有重要影響，這可以歸因于橫向的暫態(tài)擴(kuò)散。

圖3.8 nLDD和pLDD形成的圖解

6．隔離的形成

接下來(lái)是主隔離的形成，如圖3.9所示。沉積四乙基原硅酸鹽-氧化物（Teos-oxide，使用Teos前驅(qū)的CVD氧化物）和氮化硅的復(fù)合層，并對(duì)四乙基原硅酸鹽-氧化物和氮化硅進(jìn)行離子回刻蝕以形成復(fù)合主隔離。隔離的形狀和材料可以減小晶體管中熱載流子的退化

圖3.9 隔離形成的圖解

n+ ， p+ 的源和漏（S/D）的形成如圖3.10所示。RTA和尖峰退火被用來(lái)去除缺陷并激活在S/D注入的雜質(zhì)。注入的能量和劑量決定了S/D的節(jié)深并會(huì)影響晶體管的性能，較淺的源漏節(jié)深（相對(duì)于 MOSFET的柵耗盡層寬度）將會(huì)顯著地減小短溝道效應(yīng)（SCE）

圖3.10 源漏形成的圖解尖峰退火被用來(lái)去除缺陷并激活在S/D注入的雜質(zhì)

7．自對(duì)準(zhǔn)多晶硅化物，接觸孔和鎢塞的形成

自對(duì)準(zhǔn)多晶硅化物，接觸孔和鎢塞的形成如圖3.11所示。在濕法清潔去除有源區(qū)（AA）和多晶硅柵表面的氧化物以后，濺射一薄層 （200?）鈷（Co），緊接著進(jìn)行第一次RTA（550℃），和硅接觸的鈷將會(huì)發(fā)生反應(yīng)。然后，氧化硅上剩余的沒(méi)有反應(yīng)的鈷將用SC1溶劑去掉，并進(jìn)行第二次RTA（740℃）。因此，有源區(qū)和多晶硅柵區(qū)域會(huì) 以自對(duì)準(zhǔn)的方式形成鈷的硅化物，這被稱為自對(duì)準(zhǔn)多晶硅化物工藝。

圖3.11 自對(duì)準(zhǔn)多晶硅化物，接觸孔和鎢塞形成的圖解

然后，通過(guò)沉積氮氧硅（150?）和磷硅玻璃（PSG，5.5k?）形成多金屬介質(zhì)（PMD），并使用CMP進(jìn)行平坦化。沉積一層CVD氧化物 （Teos-oxide）用來(lái)密封PSG。然后形成打開接觸孔的掩模（掩模CT），隨后刻蝕接觸孔上的PSG和SiN。接下來(lái)濺射Ti（150?）和 TiN（50?），用CVD法沉積鎢（W，3k?）并用RTA（700℃）進(jìn)行 退火。Ti層對(duì)于減小接觸電阻十分重要，側(cè)壁上覆蓋的TiN用以保證W 填充工藝的完整性 ，使得填充到接觸孔中的W沒(méi)有空隙。對(duì)鎢表面進(jìn)行拋光（使用CMP）直到露出Teos-oxid表面，此時(shí)接觸孔內(nèi)的鎢塞就形成了。

8．金屬-1的形成（單鑲嵌）

這之后沉積金屬間介質(zhì)層（IMD），例如SiCN（300?）含碳低k PECVD氧化硅（2k?）和Teos-oxide（250?），并進(jìn)行圖形化（使用 掩模metal-1）和氧化物刻蝕。IMD1層主要是為了良好的密封和覆蓋更加多孔的低k介質(zhì)。然后沉積Ta/TaN和銅種子層，隨后填充銅（通過(guò)ECP法）并用CMP進(jìn)行平坦化。金屬-1互連就形成了。這是單鑲嵌技術(shù) ，見圖3.12。

圖3.12 通過(guò)單鑲嵌技術(shù)實(shí)現(xiàn)金屬-1的圖解

9．通孔-1和金屬-2的形成（雙鑲嵌）

通孔-1和金屬-2互連的形成是通過(guò)先通孔雙鑲嵌工藝實(shí)現(xiàn)的， 如圖3.13所示。首先沉積IMD2層（例如SiCN 500?，含碳低k PECVD 氧化硅-黑金剛石6k?），然后形成通孔-1的圖形并進(jìn)行刻蝕。多層的 IMD1主要是為了良好的密封和覆蓋更加多孔的低k介質(zhì)。然后在通孔中填充BARC（為了平坦化）并沉積一層LTO。隨后形成金屬-2的圖形并可使氧化物。去除BARC并清洗后，沉積Ta/TaN和Cu種子層，隨后進(jìn)行Cu填充（使用ECP法）并進(jìn)行CMP平坦化，這樣金屬-2互連就形成了。這就是雙鑲嵌工藝。通過(guò)重復(fù)上述的步驟，可以實(shí)現(xiàn)多層互連。

圖3.13 通過(guò)雙鑲嵌工藝實(shí)現(xiàn)通孔-1和金屬-2的圖解

3.1.3 適用于高k柵介質(zhì)和金屬柵的柵最后形成或置換金屬柵CMOS工藝流程

CMOS邏輯產(chǎn)品工藝流程是制造32nm或更早工藝節(jié)點(diǎn)的主導(dǎo)工藝流程，如圖3.14中左邊所示。隨著CMOS工藝特征尺寸繼續(xù)按比例縮小到28nm及更小時(shí)，需要采用能夠減少柵極漏電流和柵極電阻的高k柵介質(zhì)層和金屬柵電極以提高器件速度。

這些新功能通過(guò)采用柵最后形成或置換金屬柵（Replacement Metal-Gate，RMG）工藝成功地整合到CMOS制造工藝流程當(dāng)中，它類似于柵先形成的常規(guī)CMOS工藝流程，只是在S/D結(jié)形成后，多晶硅柵極材料被移除并且被沉積的高k介質(zhì)層和金屬層所取代。以這種方式，可以降低高k材料的總熱預(yù)算，提高高k柵介質(zhì)層的可靠性。RMG形成之后，繼續(xù)常規(guī)的流程，如接觸電極，金屬硅化物（接觸區(qū)域內(nèi)形成的）和鎢插栓工藝流程。繼續(xù)完成后段工藝流程，形成第1層銅（M1）（單鑲嵌）和互連 （雙鑲嵌）結(jié)構(gòu)。

圖3.14 高k柵介質(zhì)和金屬柵電極特性，通過(guò)采用后形成柵（Gate-last）或置換金屬柵極

（RMG）工藝，已成功地整合到CMOS工藝流程當(dāng)中，其中多晶硅擔(dān)任“虛擬”柵的作用，在 S/D結(jié)形成之后被除去，被沉積的高k電介質(zhì)層和金屬層所取代。

3.1.4 CMOS與鰭式MOSFET（FinFET）

伴隨著CMOS器件工藝特征尺寸持續(xù)地按比例縮小到14nm及以下技術(shù)節(jié)點(diǎn)以后，通過(guò)采用三維器件結(jié)構(gòu)，從垂直方向進(jìn)一步增大溝道寬度，進(jìn)而增加溝道電流。這種具有垂直方向溝道的新穎三維晶體管被稱為鰭式場(chǎng)效應(yīng)晶體管或FinFET。

目前成熟的14nm節(jié)點(diǎn)制造工藝，在單一方向，晶圓上組成溝道的鰭片薄而長(zhǎng)，寬為7～15nm，高為15～30nm，重復(fù)間距為40～60nm。圖3.15給出鰭式場(chǎng)效應(yīng)晶體管集成制造工藝流程，采用了間隔墻雙重圖案化技術(shù)來(lái)形成鰭 片并采用RMG流程來(lái)形成高k介質(zhì)與金屬柵極。

圖3.15 隨著CMOS持續(xù)縮小到14nm以下技術(shù)節(jié)點(diǎn)以后，可以通過(guò)在垂直方向形成溝道來(lái)增強(qiáng)溝道電流，形成所謂的FinFET（其工藝流程如圖所示，其中在目前14nm工藝節(jié)點(diǎn)，采用了間隔墻雙重圖案化技術(shù)來(lái)形成鰭片。鰭片寬為7～15nm，高為15～30nm，重復(fù)間距為40～60nm）

3.2 存儲(chǔ)器技術(shù)和制造工藝

3.2.1 概述

在廣泛應(yīng)用于計(jì)算機(jī)、消費(fèi)電子和通信領(lǐng)域的關(guān)鍵技術(shù)中，半導(dǎo) 體存儲(chǔ)器技術(shù)占有一席之地。存儲(chǔ)器的類別包括動(dòng)態(tài)隨機(jī)讀取存儲(chǔ)器 （DRAM）、靜態(tài)隨機(jī)讀取存儲(chǔ)器（SRAM）、非易失性存儲(chǔ)器 （NVM）或者閃存（Flash）。當(dāng)傳統(tǒng)的CMOS技術(shù)在65nm及以后的 節(jié)點(diǎn)面臨速度與功耗的折中時(shí)，應(yīng)變工程和新型疊柵材料（高k 和金 屬柵）可以將CMOS技術(shù)擴(kuò)展到32nm以及以后的節(jié)點(diǎn)。然而在接近 32nm節(jié)點(diǎn)時(shí)，高層次的集成度導(dǎo)致在功耗密度增加時(shí)速度卻沒(méi)有提 升。有一種方法可以在系統(tǒng)層面降低功耗和提升速度，那就是將存儲(chǔ) 器和邏輯芯片集成在一起構(gòu)成片上系統(tǒng)（SoC）。有趣的是，DRAM 和閃存基于單元電容、選擇晶體管和存儲(chǔ)單元的尺寸縮小卻導(dǎo)致了日 益復(fù)雜化的工藝流程與CMOS基準(zhǔn)的偏差。因此，如果基于當(dāng)前的 CMOS與存儲(chǔ)器集成技術(shù)，要實(shí)現(xiàn)存儲(chǔ)與邏輯集成在SoC上的應(yīng)用將 是一個(gè)巨大的難題。

幸運(yùn)的是，最近在集成領(lǐng)域有一些非常重大的進(jìn)展，比如鐵電材 料（如PZT（PbZrxTixO3 ），SBT（SrBi2Ta2O9 ），BTO（Bi4Ti3O12 ）體系），結(jié)構(gòu)相變（如GST硫化物合金），電阻開關(guān)（如 perovskite氧化物（SrTiO3 ，SrZrO3 （SZO），PCMO，PZTO等）， 過(guò)渡金屬氧化物（如Ni-O，Cu-O，W-O，TiON，Zr-O，F(xiàn)e-O等）， 以及加速鐵電存儲(chǔ)器（FRAM）發(fā)展出的旋轉(zhuǎn)隧道結(jié)（如MgO基的磁 性隧道結(jié)）、相變存儲(chǔ)器（PCRAM）、電阻存儲(chǔ)器（RRAM）和磁性 存儲(chǔ)器（MRAM）等。另外，這些各式各樣的存儲(chǔ)器在CMOS后端線 的集成與前端線流程完全兼容。因此，不僅這些存儲(chǔ)器在將來(lái)有希望 替代NVM和eDRAM，而且邏輯和存儲(chǔ)一起都可以很容易被集成到 MOS基準(zhǔn)上。

3.2.2 DRAM和eDRAM

DRAM是精密計(jì)算系統(tǒng)中的一個(gè)關(guān)鍵存儲(chǔ)器，并且在尺寸縮小和高級(jí)芯片設(shè)計(jì)的推動(dòng)下向高速度、高密度和低功耗的方向發(fā)展。盡管DRAM的數(shù)據(jù)傳輸速度已達(dá)到極限并且遠(yuǎn)遠(yuǎn)低于當(dāng)前最新科技水平的微處理器，但它仍然是目前系統(tǒng)存儲(chǔ)器中的主流力量。

基于深槽電容單元或堆棧電容單元有兩種最主要的DRAM技術(shù)。圖3.16說(shuō)明了在CMOS基準(zhǔn)上添加深槽電容與堆棧電容流程來(lái)形成DRAM的工藝流程。堆棧單元在CMOS晶體管之后形成，主要應(yīng)用于獨(dú)立的高密度DRAM。深槽單元可以在CMOS晶體管構(gòu)建之前形成，更適合嵌入式DRAM與邏輯的集成。然而，深槽工藝造價(jià)很高，同時(shí)在深槽周圍可能會(huì)形成缺陷。圖3.17展示了一個(gè)DRAM單元的深槽和傳輸晶體管的橫截面。

圖3.16 帶有深槽電容和堆棧電容單元的DRAM的工藝流程

圖3.17 帶有深槽電容和鎳硅化傳輸晶體管的嵌入式DRAM的截面圖

浮體單元是相當(dāng)有前景的一種結(jié)構(gòu)，它通過(guò)將信號(hào)電荷存儲(chǔ)在浮 體上，產(chǎn)生或高或低開關(guān)電壓和源漏電流（代表數(shù)字1或0）。這種浮 體單元結(jié)構(gòu)已經(jīng)在90nm技術(shù)節(jié)點(diǎn)下成功地應(yīng)用于SOI和小單元尺寸 （4F2 ）的體硅，可無(wú)損讀取操作，具有良好的抗干擾能力和保存時(shí) 間。寫操作可以基于接觸電離電流或者GIDL（寫1時(shí)）以及前向偏置 結(jié)（寫0時(shí)）。因?yàn)榻Y(jié)處漏電的緣故，SOI上FBC-DRAM的潛在記憶時(shí) 間要比在體硅上的久一些。整個(gè)制造流程和標(biāo)準(zhǔn)的CMOS完全兼容， 更加適合eDRAM應(yīng)用?；赟OI的浮體結(jié)構(gòu)的DRAM如圖3.18所示。

圖3.18 基于SOI的浮體結(jié)構(gòu)的DRAM示意圖

3.2.3 閃存

閃存自1990年以來(lái)就作為主流NVM被迅速推動(dòng)發(fā)展，這也歸結(jié)于數(shù)據(jù)非易失性存儲(chǔ)、高速編程/擦寫、高度集成等方面快速增長(zhǎng)的需求。閃存是基于傳統(tǒng)的多層浮柵結(jié)構(gòu)（比如MOSFET的多層?xùn)沤橘|(zhì)），通過(guò)存儲(chǔ)在浮柵上的電荷來(lái)調(diào)制晶體管的閾值電壓（代表數(shù)據(jù)1和0）。寫和擦除的操作就簡(jiǎn)單對(duì)應(yīng)為浮柵上電荷的增加和去除。

目前的閃存大體有NOR與NAND兩種結(jié)構(gòu)，它們的集成度已達(dá)到Gb量級(jí)，但局限也非常明顯，比如高操作電壓（10V），慢擦寫速度 （1ms）和較差的耐久性（105 ）。目前的NAND市場(chǎng)已經(jīng)超越了DRAM在2006年時(shí)的市場(chǎng)容量。圖3.19說(shuō)明了一種典型雙浮柵單元（被稱作ETox單元）的工藝流程。這種浮柵單元（ETox）的尺寸很難 降到45nm節(jié)點(diǎn)，特別是由于浮柵的緣故導(dǎo)致相鄰單元之間的干擾隨尺寸減小而增大。圖3.20展示了最新的進(jìn)展，包括SONOS單元、電 荷陷阱式TANOS單元、帶隙工程SONOS單元等，其中帶隙工程 SONOS單元中，氮化層是用作電荷陷阱的（代替ETox單元中的浮柵）。

圖3.19 一種典型的浮柵ETox閃存的工藝流程

圖3.20 傳統(tǒng)浮柵單元的示意圖

3.2.4 FeRAM

FeRAM基于電容中的鐵電極化，（相對(duì)于傳統(tǒng)的浮柵閃存）有低功耗、低操作電壓（1V）、高寫壽命（1012 ）和編程快（＜100ns）等優(yōu)點(diǎn)。鐵電MiM電容（見圖3.21）可與后端制程（BEOL） 集成，電容被完全封閉起來(lái)（避免由磁場(chǎng)強(qiáng)度引起的退化）。鐵電電容的工藝流程如圖3.22所示。

FeRAM中研究最多的材料是PZT（PbZrxTixO3 ），SBT（SrBi2Ta2O9 ），BTO（Bi4Ti3O12 ），它們擁有抗疲勞、工藝溫度低、記憶性好、剩余極化高等令人滿意的特性 。 一晶體管一電容（1T1C）（作為非揮發(fā)存儲(chǔ)單元）的單元結(jié)構(gòu)是最常用的；而1T2C和2T2C單元?jiǎng)t對(duì)工藝偏差有更強(qiáng)的適應(yīng)性，并有更好的性能。需要注意的是擁有鐵電柵介質(zhì)的FET單元由于較差的記憶 性（幾小時(shí)或幾天）而使其應(yīng)用受到限制，并且與前端制程 （FEOL）不兼容。

圖3.22 一種典型的包含一個(gè)選擇晶體管和MiM電容FeRAM單元的工藝流程

3.2.5 PCRAM

相變存儲(chǔ)器順利地朝向低操作電壓、高編程速度、低功耗、廉價(jià) 和高壽命（～108～1014 ）的方向發(fā)展，這種技術(shù)有望在未來(lái)取代NOR/NAND甚至是DRAM。相變存儲(chǔ)器最常見的材料是在“蘑菇”形單元（見圖3.23）中的帶有摻雜（一些N和O）的GST硫化物合金（一種介于GeTe和Sb2Te3 之間的偽二元化合物）。減小單元結(jié)構(gòu)中用于轉(zhuǎn)換無(wú)定形（高阻）和晶化（低阻）狀態(tài)的底部加熱器尺寸和材料的臨界體積可以獲得更小的RESET電流。結(jié)晶化和結(jié)構(gòu)弛豫的原理最終限制了尺寸和可靠性，超薄的相變材料厚度為3～10nm。工藝流程如圖 3.24所示。PCRAM單元可以在鎢塞上制成，其代價(jià)是僅僅在BEOL中 增加一塊掩模版，其他所有流程與標(biāo)準(zhǔn)CMOS流程一致。

圖3.23 PCRAM蘑菇型單元

3.2.6 RRAM

雙穩(wěn)定態(tài)電阻開關(guān)效應(yīng)被發(fā)現(xiàn)存在于鈣鈦礦氧化物（如SrTiO3,SrZrO3（SZO），PCMO，PZTO）、過(guò)渡金屬氧化物（如Ni-O，Cu-O，W-O，TiON，Zr-O，F(xiàn)e-O）、固體電解質(zhì)甚至聚合物中。開關(guān)機(jī)制（而不是結(jié)構(gòu)相變）主要基于導(dǎo)電纖維的生 長(zhǎng)和破裂，這與金屬離子、O離子/空穴、去氧化、電子俘獲/ 反俘獲（mott過(guò)渡）、高場(chǎng)介電擊穿和熱效應(yīng)有關(guān)。

RRAM單元主要 包括一個(gè)選擇晶體管和一個(gè)MIM（金屬-絕緣體-金屬）電阻作為電阻開關(guān)材料（見圖3.25）。RRAM看上去比較有前景緣于其可擴(kuò)展性、 低電壓操作以及和BEOL的兼容性（特別是以基于Cu-O和W-O的單 元）。目前，RRAM的耐久性在～103～105 之間。RRAM的工藝流程如圖3.26所示。

圖3.26 后端制程中制造在Via-1上的Cu-O基RRAM的工藝流程

3.2.7 MRAM

磁性隧道結(jié)（MJT），通常是2層鐵磁層夾著一層薄絕緣壁壘層，顯示出雙穩(wěn)定態(tài)的隧穿磁電阻（TMR），作為MRAM中的存儲(chǔ)單元。TMR是由于“自由”的鐵磁層相對(duì)于“固定”層自旋平行或反平行而產(chǎn)生的。

CoFeB/MgO/CoFeB結(jié)構(gòu)的MTJ可以產(chǎn)生高達(dá)約500%的TMR比率（也就是說(shuō)約5倍于傳統(tǒng)基于Al-O的MJT） 。典型的MRAM單元 有1T-1MJT（即一個(gè)MJT垂直在一個(gè)MOS晶體管上），并且可以被2種陣列機(jī)制操縱開關(guān)，即場(chǎng)開關(guān)（由相鄰的X/Y寫入線產(chǎn)生 的磁場(chǎng)控制）和旋轉(zhuǎn)扭矩開關(guān)（由通過(guò)MJT直接電流控制）。

Freescale做了一款4Mb MRAM投入量產(chǎn)（基于0.18μm CMOS），基于旋轉(zhuǎn)場(chǎng)開關(guān)（“切換”機(jī)制），如圖3.27所示。旋轉(zhuǎn)扭矩MRAM（見圖3.28）使用了自旋極化電流通過(guò)MJT來(lái)對(duì)自由層的自旋極性進(jìn)行開關(guān)操作，最近已展現(xiàn)出低寫入電流（＜106 ?/cm2 ，在10ns脈沖下），好的保留性（＞10年），小單元尺寸（ 6F2 ），快速讀取 （30ns）和好的耐久性（1014 ）。這個(gè)成果正積極展開工業(yè)化并且在取代DRAM、SRAM和Flash上展現(xiàn)了很好的前景。MJT的處理流程如圖3.29所示。

圖3.27 讀模式和寫模式下的場(chǎng)開關(guān)MRAM單元磁性隧道結(jié)中磁場(chǎng)層如小圖所示

3.2.8 3D NAND

自1984年日本東芝公司提出快速閃存存儲(chǔ)器的概念以來(lái)，平面閃 存技術(shù)經(jīng)歷了長(zhǎng)達(dá)30年的快速發(fā)展時(shí)期。一方面，為了降低成本，存 儲(chǔ)單元的尺寸持續(xù)縮小。但隨著閃存技術(shù)進(jìn)入1x nm技術(shù)節(jié)點(diǎn)，閃存單 元的耐久性和數(shù)據(jù)保持特性急劇退化，存儲(chǔ)單元之間的耦合不斷增 大，工藝穩(wěn)定性和良率控制問(wèn)題一直無(wú)法得到有效解決，從而從技術(shù) 上限制了閃存單元的進(jìn)一步按比例縮小。另一方面，代替?zhèn)鹘y(tǒng)的浮柵 閃存存儲(chǔ)器，通過(guò)按比例縮小的方式實(shí)現(xiàn)高密度集成，尋找更高密度 陣列架構(gòu)的努力從未停止，三維存儲(chǔ)器的概念應(yīng)運(yùn)而生。

2001年，Tohoku大學(xué)的T. Endoh等人在IEDM上首先報(bào)道了基于多 晶硅浮柵存儲(chǔ)層的堆疊環(huán)形柵的閃存概念，2006年，韓國(guó)三星電子公司的S. M. Jung在IEDM上報(bào)道了基于電荷俘獲存儲(chǔ)概念的雙層閃 存陣列的堆疊結(jié)構(gòu)。但直到2007年日本東芝公司的H. Tanaka在 VLSI會(huì)議上報(bào)道了BiCS（Bit-Cost Scalable）NAND閃存結(jié)構(gòu) [56] ，三 維存儲(chǔ)器的研發(fā)真正成為各大存儲(chǔ)器公司和科研院所的重要研發(fā)方 向。之后韓國(guó)三星電子公司先后提出了TCAT（Terabit Cell Array Transistor） 、VSAT（
Vertical-Stacked-Array-Transistor）和VG-NAND（Vertical Gate NAND）結(jié)構(gòu) ，日本東芝公司提出了P-BiCS（Pipe BiCS）結(jié)構(gòu)，韓國(guó)海力士半導(dǎo)體公司提出了STArT結(jié)構(gòu)，臺(tái)灣旺宏公司也提出了自己的VG NAND結(jié)構(gòu)，這些結(jié)構(gòu) 均采用了電荷俘獲存儲(chǔ)（charge trapping）的概念；美國(guó)美光公司和韓 國(guó)海力士公司也提出了基于多晶硅浮柵存儲(chǔ)層的三維存儲(chǔ)器結(jié)構(gòu)。各研究機(jī)構(gòu)與公司開發(fā)的不同架構(gòu)三維存儲(chǔ)器如圖3.30所示。

圖3.30 各研究機(jī)構(gòu)與公司開發(fā)的不同架構(gòu)三維存儲(chǔ)器

對(duì)于這些不同架構(gòu)的存儲(chǔ)器來(lái)說(shuō)，按照存儲(chǔ)層的材料可以分為三 維浮柵存儲(chǔ)器和三維電荷俘獲存儲(chǔ)器。前者主要由美國(guó)美光公司推 介，在2015年底完成了技術(shù)上的準(zhǔn)備，由于采用多晶硅浮柵作為存儲(chǔ) 層，存儲(chǔ)單元面積更大，在實(shí)現(xiàn)更多層存儲(chǔ)單元層疊時(shí)工藝難度較 大，因此主要是通過(guò)把外圍電路置于存儲(chǔ)陣列下面來(lái)實(shí)現(xiàn)面積的縮 減。對(duì)于三維電荷俘獲存儲(chǔ)器，又可以劃分為垂直柵型和垂直溝道 型。臺(tái)灣旺宏公司推出的基于垂直柵結(jié)構(gòu)的三維電荷俘獲閃存結(jié)構(gòu)， 工藝上要難于垂直溝道型，一直未見其宣告量產(chǎn)。垂直溝道型三維電 荷俘獲存儲(chǔ)器是最早實(shí)現(xiàn)大規(guī)模量產(chǎn)的閃存產(chǎn)品，2013年8月，三星電 子公司推出了第一代24層的三維垂直溝道型電荷俘獲三維存儲(chǔ)器， 2014年7月推出了第二代32層128Gb產(chǎn)品，2015年推出了48層256Gb的 產(chǎn)品。事實(shí)上，三星電子公司的垂直溝道型三維電荷俘獲存儲(chǔ)器單元 也是基于無(wú)結(jié)場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，如圖3.31所示。該芯片具有24層堆 疊的字線（WL）。除最底層的單元選擇晶體管為常規(guī)反型工作模 式，其余每個(gè)字單元晶體管均為基于電荷捕獲閃存無(wú)結(jié)薄膜晶體管 （JL Charge Trap Flash Thin-film Transistor，JL-CTF TFT）。該器件關(guān) 閉時(shí)要求多晶硅薄膜溝道（管狀）處于全耗盡狀態(tài)；因此，多晶硅薄 膜厚度（TCH）要盡量薄。此外，進(jìn)一步增加存儲(chǔ)單元密度的強(qiáng)勁需 求，也在不斷推動(dòng)縮小多晶硅薄膜溝道TCH。與工作在反型模式 （IM）的器件相比，該產(chǎn)品表現(xiàn)出更優(yōu)異的性能，可提供更快速的寫 入/擦除（P/E）速度，更大的內(nèi)存窗口（＞12V）和更好的耐力（＞ 104 次）；在150℃測(cè)試條件下，還具有優(yōu)良的10年數(shù)據(jù)保留能力。更 為出色的是該器件開關(guān)電流比大于 108 ，同時(shí)具備非常陡峭的亞閾值 擺幅（SS） 。

圖3.31 基于電荷捕獲閃存無(wú)結(jié)薄膜晶體管，鑲嵌金屬柵的三維垂直堆棧（V-NAND）閃存器件結(jié)構(gòu)示意圖

目前，各個(gè)存儲(chǔ)器公司也相繼發(fā)布了各自的閃存量產(chǎn)計(jì)劃。相比 于三維浮柵閃存，三維電荷俘獲閃存具有更好的器件可靠性，垂直溝 道型三維電荷俘獲存儲(chǔ)器目前已成為國(guó)際上最主流的三維存儲(chǔ)器，為 了搶占市場(chǎng)有利地位，各大公司的競(jìng)爭(zhēng)日趨白熱化。圖3.32為垂直溝 道型三維電荷俘獲存儲(chǔ)器單元與能帶結(jié)構(gòu)示意圖。

圖3.32 垂直溝道型三維電荷俘獲存儲(chǔ)器單元與能帶結(jié)構(gòu)示意圖

垂直溝道型三維電荷俘獲閃存的關(guān)鍵技術(shù)是超深孔刻蝕和高質(zhì)量 薄膜工藝。32層的超深孔深寬比接近30:1，上下孔的直徑差異要求小 于10～20nm。柵介質(zhì)多層薄膜不僅要求頂層和底層的厚度基本一致， 對(duì)組份均勻性也提出了很高的要求。溝道材料一般為多晶硅薄膜，要 求具有很好的結(jié)晶度和較大的晶粒，同時(shí)還需要與柵介質(zhì)之間有低缺 陷密度的界面。作為一種電荷俘獲存儲(chǔ)器，存儲(chǔ)單元之間幾乎沒(méi)有耦 合效應(yīng)。編程和擦除操作分別使用了電子和空穴的FN隧穿。為了提高 擦除速度，隧穿層通常會(huì)使用基于氧化硅和氮氧化硅材料的疊層結(jié) 構(gòu)。存儲(chǔ)層一般是以氮化硅為主的高陷阱密度材料。為了降低柵反向 注入，阻擋層則會(huì)使用氧化硅或氧化鋁等材料。垂直溝道型三維電荷 俘獲閃存可靠性方面的最大挑戰(zhàn)是電子和空穴在存儲(chǔ)層中的橫向擴(kuò) 散，隨著三星電子公司推出產(chǎn)品，在存儲(chǔ)材料方面的技術(shù)瓶頸已經(jīng)獲 得了突破。

3.2.9 CMOS圖像傳感器

CIS英文全名CMOS（Complementary Metal-Oxide Semiconductor） Image Sensor，中文意思是互補(bǔ)性金屬氧化物半導(dǎo)體圖像傳感器。 CMOS圖像傳感器雖然與傳統(tǒng)的CMOS電路的用途不同，但整個(gè)晶圓 制造環(huán)節(jié)基本上仍采用CMOS工藝，只是將純粹邏輯運(yùn)算功能變?yōu)榻?收外界光線后轉(zhuǎn)變?yōu)殡娦盘?hào)并傳遞出去，因而具有CMOS的基本特點(diǎn) 和優(yōu)勢(shì)。不同于被動(dòng)像素傳感器（Passive Pixel Sensor），CIS是帶有 信號(hào)放大電路的主動(dòng)像素傳感器（Active Pixel Sensor）。

在目前最典型的4-Transistor Pixel Photodiode（像素光電二極管） 設(shè)計(jì)中，我們通過(guò)四個(gè)階段來(lái)完成一次光電信號(hào)的收集和傳遞（見圖 3.33）：第一步打開Tx和Rx晶體管，對(duì)光電二極管做放電預(yù)處理；第 二步關(guān)閉Tx和Rx，通過(guò)光電效應(yīng)讓光電二極管充分收集光信號(hào)并轉(zhuǎn)化 為電信號(hào)；第三步打開Rx，讓Floating Diffusion釋放殘余電荷；第四 步關(guān)閉Rx并打開Tx，讓光電子從Photodiode抽取到Floating Diffusion 中，最后就可以通過(guò)Sx將電荷轉(zhuǎn)換成電壓進(jìn)行放大以提高傳輸過(guò)程中 抗干擾能力，并通過(guò)Rs做選擇性輸出。

圖3.33 4T CIS像素單元工作模型

隨著圖像傳感器的應(yīng)用范圍不斷擴(kuò)大，及市場(chǎng)對(duì)圖像品質(zhì)要求不 斷提高，CIS技術(shù)已從傳統(tǒng)的FSI（Frontside Illumination）過(guò)渡到當(dāng)下 主流的BSI（Backside Illumination）（見圖3.34）。在完成傳感器所有 制程后（不包括PAD connection），就可以進(jìn)入后端BSI制程。其主要步驟如下：

3.3 無(wú)結(jié)場(chǎng)效應(yīng)晶體管器件結(jié)構(gòu)與工藝

現(xiàn)有的晶體管都是基于PN結(jié)或肖特基勢(shì)壘結(jié)而構(gòu)建的。在未來(lái)的幾年里，隨著CMOS制造技術(shù)的進(jìn)步，器件的溝道長(zhǎng)度將小于10nm。 在這么短的距離內(nèi)，為使器件能夠工作，將采用非常高的摻雜濃度梯 度。進(jìn)入納米領(lǐng)域，常規(guī)CMOS器件所面臨的許多問(wèn)題都與PN結(jié)相 關(guān)。傳統(tǒng)的按比例縮小將不再繼續(xù)通過(guò)制造更小的晶體管而達(dá)到器件 性能的提高。半導(dǎo)體工業(yè)界正努力從器件幾何形狀、結(jié)構(gòu)以及材料方 面尋求新的解決方案。無(wú)結(jié)場(chǎng)效應(yīng)器件有可能成為適用于10nm及以下 技術(shù)節(jié)點(diǎn)乃至按比例縮小的終極器件。無(wú)結(jié)場(chǎng)效應(yīng)晶體管與傳統(tǒng)反型 模式MOS晶體管或其他結(jié)型晶體管相比有以下優(yōu)點(diǎn)：

①它們與常規(guī) CMOS工藝兼容、易于制作；

②它們沒(méi)有源漏PN結(jié)；

③短溝道效應(yīng)大 為減弱；

④由于避開了半導(dǎo)體/柵絕緣層粗糙界面對(duì)載流子的散射，載 流子受到界面散射影響有限，遷移率不會(huì)降低；

⑤由于避開了粗糙表 面對(duì)載流子的散射，器件具備優(yōu)異的抗噪聲能力；

⑥放寬了對(duì)降低柵極介電層厚度的嚴(yán)格要求；

⑦無(wú)結(jié)場(chǎng)效應(yīng)晶體管屬于多數(shù)載流子導(dǎo)電器件，靠近漏極的電場(chǎng)強(qiáng)度比常規(guī)反型溝道的MOS晶體管要低，因此，器件的性能及可靠性得以提高。

一些取代硅作為候選溝道材料 （包括鍺硅、鍺、III-V族化合物半導(dǎo)體、碳納米管、石墨烯以及MoS2 等二維材料）在積極的探索與研究當(dāng)中，甚至真空溝道也在考慮之列。這一新領(lǐng)域有望突破摩爾定律的藩籬，改變微電子學(xué)的面貌。新的后CMOS器件需要集成這些異質(zhì)半導(dǎo)體或其他高遷移率溝道材料在硅襯底上。集成電路器件工藝與材料學(xué)家和工程師們要緊密合作，共同迎接未來(lái)新的挑戰(zhàn)。

常規(guī)的CMOS晶體管，從源區(qū)至溝道和漏區(qū)由兩個(gè)背靠背的PN結(jié)組成，溝道的摻雜類型與其漏極與源極相反。當(dāng)足夠大的電位差施于柵極與源極之間時(shí)，電場(chǎng)會(huì)在柵氧化層下方的半導(dǎo)體表面感應(yīng)少子電 荷，形成反型溝道；這時(shí)溝道的導(dǎo)電類型與其漏極與源極相同。溝道形成后，MOSFET即可讓電流通過(guò)，器件工作于反型模式（IM）。由 于柵氧化層與半導(dǎo)體溝道界面的不完整性，載流子受到散射，導(dǎo)致遷 移率下降及可靠性降低。進(jìn)一步地，伴隨MOS器件特征尺寸持續(xù)不斷 地按比例縮小，基于PN結(jié)的MOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)弊端也越來(lái)越明顯。通常需要將一個(gè)摻雜濃度為 1×1019cm?3 的N型半導(dǎo)體在幾納米范 圍內(nèi)轉(zhuǎn)變?yōu)闈舛葹?×1018cm?3 的P型半導(dǎo)體，采用這樣超陡峭摻雜濃 度梯度是為了避免源漏穿通造成漏電。而這樣設(shè)計(jì)的器件將嚴(yán)重限制器件工藝的熱預(yù)算。由于摻雜原子的統(tǒng)計(jì)分布以及在一定溫度下?lián)诫s原子擴(kuò)散的自然屬性，在納米尺度范圍內(nèi)制作這樣超陡峭的PN結(jié)變得 極困難，造成晶體管閾值電壓下降，漏電嚴(yán)重，甚至無(wú)法關(guān)閉。這是未來(lái)半導(dǎo)體制造業(yè)難以逾越的障礙。

為克服由PN結(jié)所構(gòu)成器件在納米尺度所面臨的障礙，2005年，中 芯國(guó)際的肖德元等人首次提出一種圓柱體全包圍柵無(wú)結(jié)場(chǎng)效應(yīng)晶體管 （
Gate-All-Around-Cylindrical Junctionless Field Effect Transistor ， GAAC JLT）及其制作方法，它屬于多數(shù)載流子導(dǎo)電器件。與傳統(tǒng)的MOSFET不同，無(wú)結(jié)場(chǎng)效應(yīng)晶體管（JLT）由源區(qū)、溝道、漏 區(qū)，柵氧化層及柵極組成，從源區(qū)至溝道和漏區(qū)，其雜質(zhì)摻雜類型相 同，沒(méi)有PN結(jié)，屬于多數(shù)載流子導(dǎo)電的器件。圖3.35描繪了這種簡(jiǎn)化 了的圓柱體全包圍柵無(wú)結(jié)場(chǎng)效應(yīng)晶體管器件的結(jié)構(gòu)透視圖和沿溝道及 垂直于溝道方向的器件剖面示意圖。在SOI襯底上晶體管有一個(gè)圓柱 體的單晶硅溝道，它與器件的源漏區(qū)摻雜類型相同（在圖中為P 型）。絕緣體柵介質(zhì)將整個(gè)圓柱體溝道包裹起來(lái)，在其上面又包裹金 屬柵。導(dǎo)電溝道與金屬柵之間被絕緣體介質(zhì)隔離，溝道內(nèi)的多數(shù)載流 子（空穴）在圓柱體溝道體內(nèi)而非表面由源極達(dá)到漏極。通過(guò)柵極偏 置電壓使器件溝道內(nèi)的多數(shù)載流子累積或耗盡，可以調(diào)制溝道電導(dǎo)進(jìn) 而控制溝道電流。當(dāng)柵極偏置電壓大到將圓柱體溝道靠近漏極某一截 面處的空穴完全耗盡掉，在這種情況下，器件溝道電阻變成準(zhǔn)無(wú)限 大，器件處于關(guān)閉狀態(tài)。由于柵極偏置電壓可以從360°方向?qū)A柱體 溝道空穴由表及里將其耗盡，這樣大大增強(qiáng)了柵極對(duì)圓柱體溝道的控 制能力，有效地降低了器件的閾值電壓。由于避開了不完整的柵氧化 層與半導(dǎo)體溝道界面，載流子受到界面散射影響有限，提高了載流子 遷移率。此外，無(wú)結(jié)場(chǎng)效應(yīng)晶體管屬于多數(shù)載流子導(dǎo)電器件，沿溝道方向，靠近漏極的電場(chǎng)強(qiáng)度比常規(guī)反型溝道的MOS晶體管要來(lái)得低， 器件的性能及可靠性得以大大提高。

圖3.35 簡(jiǎn)化的圓柱體全包圍柵無(wú)結(jié)場(chǎng)效應(yīng)管器件結(jié)構(gòu)示意圖

在SOI襯底上的晶體管圓柱體溝道，與器件的源漏區(qū)摻有相同類型的雜質(zhì)（在圖中為P型）

我們發(fā)展了一種柵極將圓柱體溝道全部包圍的GAAC JLT全新制 作工藝，如圖3.36所示。首先，在SOI襯底上對(duì)N型與P型溝道分別進(jìn) 行溝道離子注入摻雜，經(jīng)光刻圖形化，刻蝕半導(dǎo)體硅材料層和部分埋 入電介質(zhì)層（BOX），形成半導(dǎo)體材料柱和電介質(zhì)支撐柱；接下來(lái)， 使用緩沖氧化物蝕刻劑（BOE）進(jìn)行埋入電介質(zhì)層橫向蝕刻工藝以選 擇性地去除顯露的底切部分氧化物使電介質(zhì)支撐柱的中段形成鏤空， 形成接近立方體形狀的硅納米橋；經(jīng)多次氧化與氧化物去除將其圓角 化處理，最后在氫氣氛圍下進(jìn)行高溫退火，形成圓柱體硅納米線橋； 接下來(lái)，在襯底上沉積柵介質(zhì)層及金屬層將中段鏤空處圓柱體硅納米 線全部包裹；經(jīng)光刻，刻蝕金屬層形成金屬柵極；形成絕緣體介質(zhì)側(cè) 墻結(jié)構(gòu)，對(duì)圓柱體硅納米線兩端的暴露部分進(jìn)行與器件溝道摻雜類型 相同的離子注入重?fù)诫s，形成源區(qū)和漏區(qū)，最后源漏區(qū)形成鎳硅化物 以降低接觸電阻。