串行總線(xiàn)和并行總線(xiàn)接口

在高速串行總線(xiàn)流行起來(lái)之前，芯片之間的互聯(lián)通過(guò)系統(tǒng)同步或者源同步的并行接口傳輸數(shù)據(jù)，而所謂的并行接口，是指通信中一個(gè)或幾個(gè)字節(jié)（8位）數(shù)據(jù)是在n*8條并行傳輸線(xiàn)上同時(shí)由源端傳到目的地，也可以說(shuō)有多個(gè)數(shù)據(jù)線(xiàn)（幾根就是幾位），在每個(gè)時(shí)鐘脈沖下可以發(fā)送多個(gè)數(shù)據(jù)位（幾位的并行口就發(fā)送幾位）。

串行通信指數(shù)據(jù)在單條一位寬的傳輸線(xiàn)上，一比特接一比特地按順序傳送的方式，在早期的定義里也有說(shuō)只有一根數(shù)據(jù)線(xiàn)，每個(gè)時(shí)鐘脈沖下只能發(fā)送一位數(shù)據(jù)的方式。

所以早期對(duì)串行通信與并行通信的理解為：同樣的一個(gè)字節(jié)數(shù)據(jù)（8位），串行通信要分8次由低位到高位按順序一位位地傳送，而并行通信由于有8根線(xiàn)路，所以只要一次就可以傳送過(guò)去，形象的說(shuō)，把線(xiàn)路（通道）比作道路，能并排開(kāi)幾輛車(chē)的就可以說(shuō)是“并行”，只能一輛一輛開(kāi)的就屬于“串行”了。

并行總線(xiàn)與串行總線(xiàn)的區(qū)別對(duì)比及優(yōu)缺點(diǎn)

很明顯，并行通信的速度要比串行通信的速度快得多，效率更高，費(fèi)時(shí)更少。不過(guò)這些都是早期I/O速率都不高的情況下的理論理解，隨著信息技術(shù)的飛速發(fā)展，之前的理解放在現(xiàn)在來(lái)看已經(jīng)過(guò)時(shí)了，因?yàn)楝F(xiàn)在是高速串行信號(hào)時(shí)代了。

按照理論分析并行總線(xiàn)可以一次傳多個(gè)數(shù)據(jù)位，而且時(shí)鐘遠(yuǎn)遠(yuǎn)低于串行，理論應(yīng)該成為目前高速傳輸信號(hào)的首選，那為什么像PCI、IEEE 1284、PATA等并行總線(xiàn)被PCIe、USB、SAT等串行總線(xiàn)所取代呢？

下面就針對(duì)并行總線(xiàn)為什么不能成為目前總線(xiàn)接口的主流？

圖1?5演示了系統(tǒng)同步（共同時(shí)鐘）方式及源同步時(shí)鐘方式并行總線(xiàn)接口。

圖1?5 系統(tǒng)同步（共同時(shí)鐘）方式及源同步時(shí)鐘方式并行總線(xiàn)接口

隨著接口頻率的提高，在系統(tǒng)同步接口方式中，有幾個(gè)因素限制了有效數(shù)據(jù)窗口寬度的繼續(xù)增加。

?時(shí)鐘到達(dá)兩個(gè)芯片的傳播延時(shí)不相等(clock skew)

?并行數(shù)據(jù)各個(gè)bit的傳播延時(shí)不相等(data skew)

?時(shí)鐘的傳播延時(shí)和數(shù)據(jù)的傳播延時(shí)不一致(skew between data and clock)

雖然可以通過(guò)在目的芯片(chip #2)內(nèi)用PLL補(bǔ)償時(shí)鐘延時(shí)差(clock skew)，但是電壓和溫度（PVT)變化時(shí)，時(shí)鐘延時(shí)的變化量和數(shù)據(jù)延時(shí)的變化量是不一樣的，這又進(jìn)一步惡化了數(shù)據(jù)窗口。

源同步接口方式中，發(fā)送側(cè)Tx把時(shí)鐘伴隨數(shù)據(jù)一起發(fā)送出去，限制了clock skew對(duì)有效數(shù)據(jù)窗口的危害。通常在發(fā)送側(cè)芯片內(nèi)部，源同步接口把時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)作一樣的處理，也就是讓它和數(shù)據(jù)信號(hào)經(jīng)過(guò)相同的路徑，保持相同的延時(shí)。這樣PVT變化時(shí)，時(shí)鐘和數(shù)據(jù)會(huì)朝著同一個(gè)方向增大或者減小相同的量，對(duì)skew最有利。

我們來(lái)做一些合理的典型假設(shè)，假設(shè)一個(gè)32bit數(shù)據(jù)的并行總線(xiàn)，

a)發(fā)送端的數(shù)據(jù)skew = 50 ps ---很高的要求

b)pcb走線(xiàn)引入的skew = 50ps ---很高的要求

c)時(shí)鐘的周期抖動(dòng)jitter = +/-50 ps ---很高的要求

d)接收端觸發(fā)器采樣窗口 = 250 ps ---Xilinx V7高端器件的IO觸發(fā)器

可以大致估計(jì)出并行接口的最高時(shí)鐘 = 1/(50+50+100+250) = 2.2GHz (DDR)或者1.1GHz (SDR)。

利用源同步接口，數(shù)據(jù)的有效窗口可以提高很多。通常頻率都在1GHz以下。在實(shí)際應(yīng)用中可以見(jiàn)到如SPI4.2接口的時(shí)鐘可以高達(dá)DDR 700MHz x 16bits位寬。DDR Memory接口也算一種源同步接口，如DDR3在FPGA中可以做到大約800MHz的時(shí)鐘。

要提高接口的傳輸帶寬有兩種方式，一種是提高時(shí)鐘頻率，一種是加大數(shù)據(jù)位寬。那么是不是可以無(wú)限制的增加數(shù)據(jù)的位寬呢？這就要牽涉到另外一個(gè)非常重要的問(wèn)題-----同步開(kāi)關(guān)噪聲(SSN)。

這里不討論SSN的原理，直接給出SSN的公式：SSN = L *N* di/dt。

L是芯片封裝電感，N是數(shù)據(jù)寬度，di/dt是電流變化的斜率。

隨著頻率的提高，數(shù)據(jù)位寬的增加，SSN成為提高傳輸帶寬的主要瓶頸。圖1.2是一個(gè)DDR3串?dāng)_的例子。圖中低電平的理論值在0V，由于SSN的影響，低電平表現(xiàn)為震蕩，震蕩噪聲的最大值達(dá)610mV，因此噪聲余量只有1.5V/2-610mV=140mV。

圖1?6 DDR3串?dāng)_演示

因此也不可能靠無(wú)限的提高數(shù)據(jù)位寬來(lái)繼續(xù)增加帶寬。一種解決SSN的辦法是使用差分信號(hào)替代單端信號(hào)，使用差分信號(hào)可以很好的解決SSN問(wèn)題，代價(jià)是使用更多的芯片引腳。這在早期是可以接受的。但是摩爾定律的現(xiàn)象使得與幾十年前相比可生產(chǎn)的芯片中硅電路的數(shù)量大幅增加，而芯片封裝技術(shù)的pin密度并沒(méi)有像硅密度一樣以相同的速度在增加，因此I/O pin的封裝實(shí)際上比硅電路還貴，這就意味著對(duì)于大多數(shù)芯片來(lái)說(shuō)pin管腳越來(lái)越多變得不可接受。就好像我們都知道車(chē)道越多我們的通行效率就會(huì)更快，但隨著現(xiàn)在的城市空間越來(lái)越小以及地價(jià)越來(lái)越貴，更多的車(chē)道慢慢的只能變得越來(lái)越難以實(shí)現(xiàn)。況且并行本身的I/O速率不高，就像拖拉機(jī)或毛馬路，速度上不去再多車(chē)道也是枉然。

并且使用差分信號(hào)仍然解決不了數(shù)據(jù)skew的問(wèn)題，很大位寬的差分信號(hào)再加上嚴(yán)格的時(shí)序限制，給并行接口帶來(lái)了很大的挑戰(zhàn)。

經(jīng)上所述，并行總線(xiàn)在發(fā)高速傳輸?shù)慕裉煊龅搅撕芏嗥款i，而這些瓶頸因?yàn)椴荒鼙唤鉀Q，所以被串行總線(xiàn)所取代，但是將來(lái)隨著一些工藝問(wèn)題的解決，并行總線(xiàn)可能又被抬上“舞臺(tái)”，像《PCIe“拍了拍”P(pán)CI- PCI和PCIe發(fā)展歷史》這篇文章的演練歷史一樣。

PS：將來(lái)的DDR接口或許也會(huì)被串行總線(xiàn)所取代。。。（意淫ing）

這篇文章，沒(méi)有過(guò)多的介紹串行總線(xiàn)，并不是串行總線(xiàn)并無(wú)缺點(diǎn)，高速的時(shí)鐘帶來(lái)的問(wèn)題也很多，只不過(guò)后面要花大量篇幅介紹串行總線(xiàn)，以及他帶來(lái)的問(wèn)題及解決方式，所以這篇文章就沒(méi)有進(jìn)行過(guò)多介紹。

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