4.17 命令、地址總線奇偶校驗（C/A Parity）
在DDR4 SDRAM中MR2.[A2:A0]是用來打開或關(guān)閉C/A Parity的定義域，默認(rèn)狀態(tài)位關(guān)閉。通過向MR5中的C/A Parity Latency寫一個非0值，可以使能C/A Parity功能。但是在使能C/A Parity功能之前需要確保Parity Error位必須為0，也就是說在執(zhí)行SDRAM命令之前不能有Parity錯誤。在C/A Parity打開時，對于所有的DRAM命令，Parity的附加延時是相對于C/A Parity關(guān)閉的時序的。在C/A Parity開啟時，有效命令之間僅能使用DES命令，以防止SDRAM出現(xiàn)任何問題。C/A Parity僅能在DDL-on模式下開啟，不支持DDL-off模式。
C/A Parity信號覆蓋了ACT_n, RAS_n, CAS_n, WE_n 以及包含Bank地址與Bank Group的地址總線，CKE、ODT、CS_n信號是不包含在內(nèi)的。DRAM應(yīng)該將所有未使用的引腳當(dāng)做0輸入處理。比如說，die上將某些引腳懸空了，但是DRAM設(shè)備仍然使用了這些引腳，那么DARM內(nèi)部需要將這些引腳當(dāng)做0來處理。
Parity的慣用做法是偶校驗，即所有用來進行Parity計算的輸入包括Parity信號，應(yīng)該保持為偶數(shù)個1。也就是說，通過改變Parity信號的值，來保證所有傳輸信號（包括Parity信號）中的1的總是為一個偶數(shù)。
當(dāng)DRAM檢測到了任何一個被CS_n信號確認(rèn)的命令存在Parity Error時，都需要執(zhí)行如下步驟。
1. 忽略出錯的命令。當(dāng)此錯誤命令之前的最大時間窗口（tPAR_UNKNOWN）中的命令可能也無法執(zhí)行，例如，當(dāng)一個讀請求處于這時間窗口時，是不會被執(zhí)行的，DRAM此時也不會驅(qū)動DQS輸出。
2. 將出錯的命令與地址位記錄在Error Log 中，此Log位于MPR Page 1。
3. 將模式寄存器中的Parity Error狀態(tài)位置為1，Parity Error狀態(tài)位必須在ALERT_n被DRAM釋放之前被置位，即時間tPAR_ALERT_ON + tPAR_ALERT_PW(min)。
4. 置位ALERT_n（低電平有效），需要在時間參數(shù)tPAR_ALERT_ON內(nèi)完成。
5. 等待所有正在進行的命令完成，這些命令都是在錯誤命令前的tPAR_UNKOWN時間內(nèi)到達的。如果在退出自刷新命令后的tXS_Fast 與tXS窗口之間出現(xiàn)了C/A Parity錯誤，DRAM將延遲ALERT_n的有效時間，以保證正在進行的刷新命令能夠順利完成。
6. 在關(guān)閉所有的已打開的Page之前，需要保證時間參數(shù)tRAS_min滿足要求。DRAM在時間窗口tPAR_ALERT_ON + tPAR_ALERT_PW內(nèi)不能發(fā)送任何命令。
7. tPAR_ALERT_PW_min時間之后，DRAM可將ALERT_n拉高。
8. 當(dāng)DRAM處于一個已知的預(yù)充電狀態(tài)之后，可將ALERT_n拉高。
9. 在時間tPAR_ALERT_ON + tPAR_ALERT_PW之后，DRAM可接受任何其他不同操作的命令。在控制器將Parity Error狀態(tài)位寫為0之前，DRAM不會重新開始檢查C/A Parity，在此之前控制器會將所有的命令都當(dāng)做錯誤命令來執(zhí)行。
10. 當(dāng)時間窗口tPAR_ALERT_ON + tPAR_ALERT_PW內(nèi)出現(xiàn)刷新命令或者刷新命令是第一個有C/A Parity錯誤的命令，DRAM都會忽略這個刷新命令。此時控制器將按照需求發(fā)送額外的刷新周期。
11. 在數(shù)據(jù)窗口tPAR_ALERT_ON + tPAR_ALERT_PW之后，隨時可以讀取Parity Error狀態(tài)位，以確定是哪一個DRAM出現(xiàn)了相關(guān)的錯誤。在Parity Error狀態(tài)位被清零之前，DRAM都會保存第一個錯誤命令的所有錯誤信息。
C/A Parity錯誤在模式寄存器中的定義如下。C/A Parity Latency為只可寫，C/A Parity Error Status為可讀可寫，C/A Parity Log為只讀?？刂破鲀H可把C/A Parity Error Status寫為0。若控制器強行將C/A Parity Error Status寫為1，DRAM將選擇性的阻塞此寫請求。
在DDR4 SDRAM中，MR5.A9=1可使能“固定奇偶錯誤模式”。當(dāng)此功能打開后，DRAM會在ALERT_n無效之后繼續(xù)監(jiān)測C/A Parity，即使此時C/A Parity Error Status為高電平。如果在錯誤狀態(tài)位被清零之前，連續(xù)出現(xiàn)C/A Parity錯誤，那么此時MPR Page 1中的Error Log必須被視為無效。在固定奇偶錯誤模式下，ALERT_n信號保持有效脈沖的最小與最大時間需要遵循時間參數(shù)tPAR_ALERT_PW。當(dāng)控制器檢測到ALERT_n有效時，需要立馬發(fā)送DES命令。發(fā)送DES的反應(yīng)時間需要遵循時間參數(shù)tPAR_ALERT_RSP。
下圖表示了出現(xiàn)C/A Parity 錯誤與ALERT_n信號有效的時序圖。
4.18 控制器降檔模式（Controller Gear Down Mode）
以下的幾項描述了降檔模式的進入序列。DRAM默認(rèn)下是采用1/2的時鐘比例，并且使用了低頻的MRS命令模式，在每個MRS命令之前都增加了一個同步脈沖，從而可以與1/4時鐘模式下操作命令總線的CS_n，CKE，ODT信號的在合適的時鐘下對齊。在1/2模式下，不需要額外的MRS命令與同步脈沖來進入降檔模式，且DRAM默認(rèn)是處于1/2模式中的。
在初始中進入降檔模式的序列如下所示：
- 在上電或初始化過程中，DRAM默認(rèn)是處于1/2模式下。
- Reset有效，低電平有效。
- CKE有效，高電平有效，使能相應(yīng)的Rank
- 通過一個N倍CK的低頻CMD降檔命令來實現(xiàn)MRS命令。此低頻MRS命令也是通過一個1被CS_n信號來確認(rèn)的。
- 控制器通過發(fā)送一個N倍的NOP命令來實現(xiàn)一個1倍的同步脈沖，tSYCN_GEAR是一個偶數(shù)個時鐘周期的參數(shù)。同時，同步脈沖也是從CMD命令的偶數(shù)個上升沿開始的。
- 在2倍tCMD_GEAR時間之后開始普通命令的操作。
在1/4模式中的降檔操作，需要使用如下的模式寄存器配置：
- CAS Latency (MR0 A[6:4,2]) : Even numbers
- Write Recovery and Read to Precharge (MR0 A[11:9]) : Even numbers
- Additive Latency (MR1 A[4:3]) : 0, CL -2
- CAS Write Latency (MR2 A[5:3]) : Even numbers
- CS to Command/Address Latency Mode (MR4 A[8:6]) : Even numbers
- CA Parity Latency Mode (MR5 A[2:0]) : Even numbers
下圖中描述了在上電過程中，2N模式下的控制操作
在CKE與RESET都設(shè)置為高電平時，geardown(1/2 rate to 1/4 rate)mode中的不同操作。
如果在進入或退出自刷新時操作1/2模式（1N），不需要MRS命令或同步脈沖，第一個有效命令之前的最小退出延時為tXS或tXS_Abort。如果在進入或退出自刷新時操作1/4模式（2N），DRAM需要MRS命令或者是同步脈沖，如下圖所示。DRAM需要在自刷新模式和最大低功耗模式內(nèi)部從2N模式復(fù)位至1N模式，由此可通過同步脈沖來與合適的時鐘對齊。在自刷新模式中的操作如下圖所示。
4.19 DDR4核心時序
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