越來越多的人簡單地將DAC視作具有數(shù)字輸入和一個(gè)模擬輸出的器件。但模擬輸出取決于是否存在稱為基準(zhǔn)電壓源的模擬輸入，且基準(zhǔn)電壓源的精度幾乎始終是DAC絕對精度的限制因素。在匹配基準(zhǔn)電壓源和數(shù)據(jù)轉(zhuǎn)換器時(shí)，基準(zhǔn)電壓源向?qū)?Voltage Reference Wizard)等設(shè)計(jì)工具非常有用。

有些ADC和DAC內(nèi)置基準(zhǔn)電壓源，而有些則沒有。有些ADC使用電源作為基準(zhǔn)電壓源。不幸的是，與ADC/DAC基準(zhǔn)電壓源相關(guān)的標(biāo)準(zhǔn)是少之又少。有些情況下，內(nèi)置基準(zhǔn)電壓源的轉(zhuǎn)換器通?？梢酝ㄟ^以更為精密和穩(wěn)定的外部基準(zhǔn)電壓源覆蓋或替換內(nèi)部基準(zhǔn)電壓源來提高直流精度。其它情況下，通過使用外部低噪聲基準(zhǔn)電壓源，也可以改善高分辨率ADC的無噪聲碼分辨率。

各種各樣的ADC和DAC以各種各樣的方式支持使用外部基準(zhǔn)電壓源來替代內(nèi)部基準(zhǔn)電壓源。圖1所示為一些常見配置（但顯然并不是全部）。

圖1：一些常見的ADC/DAC基準(zhǔn)電壓源選項(xiàng)

• 圖1A所示為需要外部基準(zhǔn)電壓源的轉(zhuǎn)換器。通常建議在ADC/DAC REF IN引腳附近添加合適的去耦電容。

  
  

• 圖1B所示為內(nèi)置基準(zhǔn)電壓源的轉(zhuǎn)換器，其中基準(zhǔn)電壓源也引出到器件上的某個(gè)引腳。

  
  

• 圖1C所示為采用內(nèi)部或外部基準(zhǔn)電壓源但需要額外封裝引腳的轉(zhuǎn)換器。

  
  

• 圖1D所示為使用是外部基準(zhǔn)電壓源，REF OUT保持懸空，且外部基準(zhǔn)電壓源經(jīng)過去耦后施加于REF IN引腳。

  
  

• 圖1E所示為使用單個(gè)封裝引腳以外部基準(zhǔn)電壓源來覆蓋驅(qū)動內(nèi)部基準(zhǔn)電壓源的配置。

  
  

• 圖1F顯示的是如何連接外部基準(zhǔn)電壓源來覆蓋內(nèi)部基準(zhǔn)電壓源。

雖然基準(zhǔn)電壓源元件本身可以是帶隙型、嵌入式齊納型或XFET?型，但實(shí)際上所有基準(zhǔn)電壓源都具有某種類型的輸出緩沖器運(yùn)算放大器。運(yùn)算放大器將基準(zhǔn)電壓源元件與輸出端隔離開來并還提供驅(qū)動功能。不過，這種運(yùn)算放大器必須遵守與運(yùn)算放大器穩(wěn)定性相關(guān)的一般通則，而這就是基準(zhǔn)電壓源去耦話題與本文討論相關(guān)的原因所在。

DAC的模擬輸出可能是電壓或電流。兩者情況下，可能都需要知道輸出阻抗。如果對電壓輸出進(jìn)行了緩沖，則輸出阻抗將很低。而電流輸出和未緩沖的電壓輸出將存在較高阻抗，并還可能具有電抗性分量以及純粹的電阻性分量。在有些DAC架構(gòu)的輸出結(jié)構(gòu)中，輸出阻抗與DAC上的數(shù)字碼字成函數(shù)關(guān)系。

理論上，電流輸出應(yīng)當(dāng)連接到電阻為零歐姆的地電位。在實(shí)際應(yīng)用中，該輸出將采用非零阻抗和電壓。“順從性”標(biāo)題下只是定義了該輸出可耐受的電壓偏差大小，端接電流輸出DAC時(shí)應(yīng)當(dāng)注意到此項(xiàng)技術(shù)規(guī)格。適合視頻、RF或IF應(yīng)用的大多數(shù)高速DAC具有電流輸出，旨在直接驅(qū)動源和負(fù)載端接電纜。

在許多應(yīng)用中，需要將DAC的差分輸出轉(zhuǎn)換成適合驅(qū)動同軸線路的單端信號。只要無需低頻響應(yīng)，那么通過RF變壓器便可輕松地實(shí)現(xiàn)這點(diǎn)。圖2所示為這種方法的典型示例。DAC的高阻抗電流輸出與50Ω電阻差分端接，從而將變壓器的源阻抗定義為50Ω。

圖2：差分變壓器耦合

變壓器不僅用于將差分輸出轉(zhuǎn)換成單端信號，而且還將DAC的輸出與LC濾波器的抗性負(fù)載隔離開來，因而可以改善整體失真性能。

需要低至DC的頻率響應(yīng)時(shí)，可以連接運(yùn)算放大器作為差分轉(zhuǎn)單端轉(zhuǎn)換器來獲取單端輸出。在圖3中，運(yùn)算放大器AD8055用于實(shí)現(xiàn)高帶寬和低失真。這項(xiàng)技術(shù)用于代替直接I/V轉(zhuǎn)換，從而防止高壓擺率DAC電流導(dǎo)致放大器過載和引入失真。必須小心地處理使DAC輸出電壓位于其順從電壓額定值范圍之內(nèi)。

圖3：采用雙電源運(yùn)算放大器時(shí)的差分直流耦合輸出

只要運(yùn)算放大器的共模電壓設(shè)為中間電源電壓(+2.5 V)，則圖3中的電路經(jīng)過改良后可以采用單電源供電。具體如圖4所示。此共模電壓可以使用電阻分壓器從+5V電源產(chǎn)生，或直接從+2.5V基準(zhǔn)電壓源產(chǎn)生。如果使用+5V電源來提供共模電壓，則必須進(jìn)行深度去耦，以免放大電源噪聲。

圖4：采用單電源運(yùn)算放大器時(shí)的差分直流耦合輸出

通過使用單個(gè)運(yùn)算放大器作為I/V轉(zhuǎn)換器，便可輕松執(zhí)行單端電流電壓轉(zhuǎn)換，如圖5所示。

圖5：適用于16位精密DAC AD768的單端I/V運(yùn)算放大器接口

但是應(yīng)注意，與差分工作模式相比，以這種方式使用DAC的單端輸出時(shí)，共模抑制性能將下降，且2階失真產(chǎn)物將增加。CF反饋電容應(yīng)當(dāng)進(jìn)行優(yōu)化，以在電路中實(shí)現(xiàn)最佳脈沖響應(yīng)。圖中給出的等式僅供參考。

基于R-2R的電流輸出DAC的輸出阻抗與碼字有關(guān)，因此其輸出必須驅(qū)動運(yùn)算放大器的虛擬地，以便維持線性。圖6所示為一種合適的接口電路。

圖6：AD5545/AD5555雙通道16/14位R-2R電流輸出DAC接口

如果要求從電流輸出DAC獲得緩沖差分電壓輸出，則可以使用AD813x系列差分放大器，如圖7所示。

圖7：使用差分放大器AD8138來對高速DAC進(jìn)行緩沖

DAC輸出電流首先流過25Ω電阻而轉(zhuǎn)換成電壓。接著，使用AD8138將電壓放大5倍。這項(xiàng)技術(shù)用于代替直接I/V轉(zhuǎn)換，從而防止高壓擺率DAC電流導(dǎo)致放大器過載和引入失真。必須小心地處理使DAC輸出電壓位于其順從電壓額定值范圍之內(nèi)。

最早的單芯片DAC幾乎不包含邏輯電路，且數(shù)字輸入必須維持并行數(shù)據(jù)，才能維持?jǐn)?shù)字輸出。而今，幾乎所有DAC都會被鎖存，且只需向其中寫入數(shù)據(jù)，而不用去維持。有些器件甚至具有非易失性鎖存器并可在關(guān)斷時(shí)記住設(shè)置。

DAC輸入結(jié)構(gòu)存在無數(shù)變化形式，幾乎所有都稱為“雙緩沖”。雙緩沖DAC具有兩組鎖存器。數(shù)據(jù)最初鎖存在第一級中，然后傳輸?shù)降诙?，如圖8所示。

圖8：雙緩沖DAC允許復(fù)雜輸入結(jié)構(gòu)和同步更新

雙緩沖DAC這種配置非常有用，具體有以下幾種原因。

1）其允許以多種不同方式將數(shù)據(jù)輸入DAC。如果DAC沒有鎖存器或具有一個(gè)鎖存器，則必須以并行方式同時(shí)加載所有位，否則其加載期間的輸出可能會與其實(shí)際內(nèi)容或目標(biāo)內(nèi)容完全不同。然而，雙緩沖DAC可以加載并行數(shù)據(jù)、串行數(shù)據(jù)、4位或8位字或任何其它內(nèi)容，并且在新數(shù)據(jù)加載完成且DAC收到更新指令之前，輸出不會受到影響。

2）通過以并行方式驅(qū)動所有開關(guān)并以DAC輸出數(shù)據(jù)速率更新單個(gè)鎖存器，可以最大程度地減少各個(gè)開關(guān)之間的時(shí)間偏斜。這樣可以最大程度地減少毛刺脈沖并改善失真性能。

3）可以同步更新多個(gè)DAC。數(shù)據(jù)依次載入各DAC的第一級，當(dāng)一切就緒之后，即會同時(shí)更新所有DAC的輸出緩沖器。在許多DAC應(yīng)用中，數(shù)個(gè)DAC的輸出必須同時(shí)變化，而通過雙緩沖結(jié)構(gòu)可以非常輕松地實(shí)現(xiàn)這點(diǎn)。

當(dāng)并行數(shù)據(jù)速率超過約100 MSPS時(shí)，由于不太可能會產(chǎn)生CMOS邏輯電平以上的瞬變干擾，因此通常使用低電平電流模式差分邏輯（PECL、較低級別的PECL或LVDS等）(見圖9)。這樣可幫助最大程度地減少因碼相關(guān)毛刺而產(chǎn)生的失真。

圖9：LVDS驅(qū)動器

ADC寬帶孔徑抖動tj、轉(zhuǎn)換器SNR和滿量程正弦波模擬輸入頻率f之間的關(guān)系如下：

這種關(guān)系同樣適用于重構(gòu)DAC。該等式假定使用的是理想ADC/DAC，其中唯一誤差源是時(shí)鐘抖動。SNR測量的帶寬為奈奎斯特帶寬DC至fc/2，其中fc是DAC更新速率。等式1還假定采用的是滿量程正弦波輸出。

應(yīng)注意，等式1中的tj是采樣時(shí)鐘抖動tjc和ADC內(nèi)部孔徑抖動tja兩者相加；這兩個(gè)術(shù)語并不相關(guān)，因此是在方和根(rss)基礎(chǔ)上相加的：

另一方面，高速重構(gòu)DAC并未內(nèi)置采樣保持放大器，因此沒有內(nèi)部孔徑抖動規(guī)格。雖然DAC存在內(nèi)部時(shí)鐘抖動分量，但由于主要抖動源是外部時(shí)鐘抖動， 通常并不測量或指定該分量。

圖10：抖動引起的理論SNR和ENOB與滿量程正弦波模擬輸出頻率之間的關(guān)系

圖10繪制出了等式1的曲線圖并以圖形形式顯示了各種滿量程模擬輸出頻率抖動如何導(dǎo)致SNR下降（注意，此處假定tj包含所有抖動源，包括內(nèi)部DAC抖動）。

有效位數(shù)(ENOB)和信納比(SINAD)之間存在非常有用的關(guān)系，具體如下：

出于討論目的，假定DAC并無失真，因此SINAD=SNR，等式3變?yōu)椋?/span>

圖10左側(cè)垂直軸上的SNR值已經(jīng)使用等式4轉(zhuǎn)換成右側(cè)垂直軸上的ENOB值。

為了顯示這些抖動值的重要性，請考慮與一組邏輯門相關(guān)的均方根(RMS)抖動典型值，如圖11所示。

圖11：典型邏輯門的均方根(RMS)抖動

圖12顯示的是與圖10相同的數(shù)據(jù)，但其中針對各種分辨率要求繪制出與模擬輸出頻率成函數(shù)關(guān)系的最大允許抖動。根據(jù)最大輸出頻率和ENOB中所需分辨率來選擇采樣時(shí)鐘發(fā)生器類型，應(yīng)以此圖片作為大概準(zhǔn)則。

圖12：振蕩器要求與分辨率和模擬輸出頻率之間的關(guān)系

這部分介紹了假設(shè)抖動僅由內(nèi)部DAC抖動和外部時(shí)鐘抖動組成時(shí)SNR上的抖動效應(yīng)。不過，無論DAC或采樣時(shí)鐘振蕩器的規(guī)格如何，不當(dāng)?shù)牟季?、接地和去耦技術(shù)可造成額外的時(shí)鐘抖動，進(jìn)而顯著降低動態(tài)性能。

若將采樣時(shí)鐘信號與具有噪聲的數(shù)字信號并行布線，肯定會因雜散耦合而導(dǎo)致性能下降。實(shí)際上，若將來自并行輸出ADC的高速數(shù)據(jù)耦合到采樣時(shí)鐘，不僅會導(dǎo)致噪聲增加，而且還可能造成額外的諧波失真，因?yàn)閿?shù)字輸出瞬態(tài)電流包含的能量與信號有關(guān)。