電源完整性設計（8）從電源系統(tǒng)的角度

從電源系統(tǒng)的角度進行去耦設計

先插一句題外話，很多人在看資料時會有這樣的困惑，有的資料上說要對每個電源引腳加去耦電容，而另一些資料并不是按照每個電源引腳都加去偶電容來設計的，只是說在芯片周圍放置多少電容，然后怎么放置，怎么打孔等等。那么到底哪種說法及做法正確呢？我在剛接觸電路設計的時候也有這樣的困惑。其實，兩種方法都是正確的，只不過處理問題的角度不同?？催^本文后，你就徹底明白了。

上一節(jié)講了對引腳去耦的方法，這一節(jié)就來講講另一種方法，從電源系統(tǒng)的角度進行去耦設計。該方法本著這樣一個原則：在感興趣的頻率范圍內(nèi)，使整個電源分配系統(tǒng)阻抗最低。其方法仍然是使用去耦電容。

電源去耦涉及到很多問題：總的電容量多大才能滿足要求？如何確定這個值？選擇那些電容值？放多少個電容？選什么材質的電容？電容如何安裝到電路板上？電容放置距離有什么要求？下面分別介紹。

電源完整性設計（9）著名的Target Impedance

著名的Target Impedance（目標阻抗）

目標阻抗（Target Impedance）定義為：

                （公式4）

其中： 為要進行去耦的電源電壓等級，常見的有5V、3.3V、1.8V、1.26V、1.2V等。 為允許的電壓波動，在電源噪聲余量一節(jié)中我們已經(jīng)闡述過了，典型值為2.5%。 為負載芯片的最大瞬態(tài)電流變化量。

該定義可解釋為：能滿足負載最大瞬態(tài)電流供應，且電壓變化不超過最大容許波動范圍的情況下，電源系統(tǒng)自身阻抗的最大值。超過這一阻抗值，電源波動將超過容許范圍。如果你對阻抗和電壓波動的關系不清楚的話，請回顧“電容退耦的兩種解釋”一節(jié)。

對目標阻抗有兩點需要說明：

1 目標阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對快速變化的電流表現(xiàn)出來的一種阻抗特性。

2 目標阻抗和一定寬度的頻段有關。在感興趣的整個頻率范圍內(nèi)，電源阻抗都不能超過這個值。阻抗是電阻、電感和電容共同作用的結果，因此必然與頻率有關。感興趣的整個頻率范圍有多大？這和負載對瞬態(tài)電流的要求有關。顧名思義，瞬態(tài)電流是指在極短時間內(nèi)電源必須提供的電流。如果把這個電流看做信號的話，相當于一個階躍信號，具有很寬的頻譜，這一頻譜范圍就是我們感興趣的頻率范圍。

如果暫時不理解上述兩點，沒關系，繼續(xù)看完本文后面的部分，你就明白了。

電源完整性設計（10）需要多大的電容量

需要多大的電容量

有兩種方法確定所需的電容量。第一種方法利用電源驅動的負載計算電容量。這種方法沒有考慮ESL及ESR的影響，因此很不精確，但是對理解電容量的選擇有好處。第二種方法就是利用目標阻抗（Target Impedance）來計算總電容量，這是業(yè)界通用的方法，得到了廣泛驗證。你可以先用這種方法來計算，然后做局部微調，能達到很好的效果，如何進行局部微調，是一個更高級的話題。下面分別介紹兩種方法。

方法一：利用電源驅動的負載計算電容量

設負載（容性）為30pF，要在2ns內(nèi)從0V驅動到3.3V，瞬態(tài)電流為：

<!--[endif]-->       （公式5）

如果共有36個這樣的負載需要驅動，則瞬態(tài)電流為：36*49.5mA=1.782A。假設容許電壓波動為：3.3*2.5%=82.5 mV，所需電容量為

C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF

說明：所加的電容實際上作為抑制電壓波紋的儲能元件，該電容必須在2ns內(nèi)為負載提供1.782A的電流，同時電壓下降不能超過82.5 mV，因此電容值應根據(jù)82.5 mV來計算。記?。弘娙莘烹娊o負載提供電流，其本身電壓也會下降，但是電壓下降的量不能超過82.5 mV（容許的電壓波紋）。這種計算沒什么實際意義，之所以放在這里說一下，是為了讓大家對去耦原理認識更深。

方法二：利用目標阻抗計算電容量（設計思想很嚴謹，要吃透）

為了清楚的說明電容量的計算方法，我們用一個例子。要去耦的電源為1.2V，容許電壓波動為2.5%，最大瞬態(tài)電流600mA，

第一步：計算目標阻抗

第二步：確定穩(wěn)壓電源頻率響應范圍。

和具體使用的電源片子有關，通常在DC到幾百kHz之間。這里設為DC到100kHz。在100kHz以下時，電源芯片能很好的對瞬態(tài)電流做出反應，高于100kHz時，表現(xiàn)為很高的阻抗，如果沒有外加電容，電源波動將超過允許的2.5%。為了在高于100kHz時仍滿足電壓波動小于2.5%要求，應該加多大的電容？

第三步：計算bulk電容量

當頻率處于電容自諧振點以下時，電容的阻抗可近似表示為：

頻率f越高，阻抗越小，頻率越低，阻抗越大。在感興趣的頻率范圍內(nèi)，電容的最大阻抗不能超過目標阻抗，因此使用100kHz計算（電容起作用的頻率范圍的最低頻率，對應電容最高阻抗）。

第四步：計算bulk電容的最高有效頻率

當頻率處于電容自諧振點以上時，電容的阻抗可近似表示為：

頻率f越高，阻抗越大，但阻抗不能超過目標阻抗。假設ESL為5nH，則最高有效頻率為：。這樣一個大的電容能夠讓我們把電源阻抗在100kHz到1.6MHz之間控制在目標阻抗之下。當頻率高于1.6MHz時，還需要額外的電容來控制電源系統(tǒng)阻抗。

第五步：計算頻率高于1.6MHz時所需電容

如果希望電源系統(tǒng)在500MHz以下時都能滿足電壓波動要求，就必須控制電容的寄生電感量。必須滿足，所以有：

假設使用AVX公司的0402封裝陶瓷電容，寄生電感約為0.4nH，加上安裝到電路板上后過孔的寄生電感（本文后面有計算方法）假設為0.6nH，則總的寄生電感為1 nH。為了滿足總電感不大于0.16 nH的要求，我們需要并聯(lián)的電容個數(shù)為：1/0.016=62.5個，因此需要63個0402電容。

為了在1.6MHz時阻抗小于目標阻抗，需要電容量為：

因此每個電容的電容量為1.9894/63=0.0316 uF。

綜上所述，對于這個系統(tǒng)，我們選擇1個31.831 uF的大電容和63個0.0316 uF的小電容即可滿足要求。

注意：以上基于目標阻抗（Target Impedance）的計算，只是為了說明這種方法的基本原理，實際中不能這樣簡單的計算就了事，因為還有很多問題需要考慮。學習的重點是這種方法的核心思想。

電源完整性設計（11）相同容值電容的并聯(lián)

使用很多電容并聯(lián)能有效地減小阻抗。63個0.0316 uF的小電容（每個電容ESL為1 nH）并聯(lián)的效果相當于一個具有0.159 nH ESL的1.9908 uF電容。

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圖10 多個等值電容并聯(lián)

單個電容及并聯(lián)電容的阻抗特性如圖10所示。并聯(lián)后仍有相同的諧振頻率，但是并聯(lián)電容在每一個頻率點上的阻抗都小于單個電容。但是，從圖中我們看到，阻抗曲線呈V字型，隨著頻率偏離諧振點，其阻抗仍然上升的很快。要在很寬的頻率范圍內(nèi)滿足目標阻抗要求，需要并聯(lián)大量的同值電容。這不是一種好的方法，造成極大地浪費。有些人喜歡在電路板上放置很多0.1uF電容，如果你設計的電路工作頻率很高，信號變化很快，那就不要這樣做，最好使用不同容值的組合來構成相對平坦的阻抗曲線。

電源完整性設計（12）不同容值電容的并聯(lián)

不同容值電容的并聯(lián)與反諧振（Anti-Resonance）

容值不同的電容具有不同的諧振點。圖11畫出了兩個電容阻抗隨頻率變化的曲線。

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圖11 兩個不同電容的阻抗曲線

左邊諧振點之前，兩個電容都呈容性，右邊諧振點后，兩個電容都呈感性。在兩個諧振點之間，阻抗曲線交叉，在交叉點處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容呈容性，此時相當于LC并聯(lián)電路。對于LC并聯(lián)電路來說，當L和C上的電抗相等時，發(fā)生并聯(lián)諧振。因此，兩條曲線的交叉點處會發(fā)生并聯(lián)諧振，這就是反諧振效應，該頻率點為反諧振點。

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圖12 不同容值電容并聯(lián)后阻抗曲線

兩個容值不同的電容并聯(lián)后，阻抗曲線如圖12所示。從圖12中我們可以得出兩個結論：

a 不同容值的電容并聯(lián)，其阻抗特性曲線的底部要比圖10阻抗曲線的底部平坦得多（雖然存在反諧振點，有一個阻抗尖峰），因而能更有效地在很寬的頻率范圍內(nèi)減小阻抗。

b 在反諧振（Anti-Resonance）點處，并聯(lián)電容的阻抗值無限大，高于兩個電容任何一個單獨作用時的阻抗。并聯(lián)諧振或反諧振現(xiàn)象是使用并聯(lián)去耦方法的不足之處。

在并聯(lián)電容去耦的電路中，雖然大多數(shù)頻率值的噪聲或信號都能在電源系統(tǒng)中找到低阻抗回流路徑，但是對于那些頻率值接近反諧振點的，由于電源系統(tǒng)表現(xiàn)出的高阻抗，使得這部分噪聲或信號能量無法在電源分配系統(tǒng)中找到回流路徑，最終會從PCB上發(fā)射出去（空氣也是一種介質，波阻抗只有幾百歐姆），從而在反諧振頻率點處產(chǎn)生嚴重的EMI問題。因此，并聯(lián)電容去耦的電源分配系統(tǒng)一個重要的問題就是：合理的選擇電容，盡可能的壓低反諧振點處的阻抗。

電源完整性設計（13）ESR對反諧振的影響

Anti-Resonance 給電源去耦帶來麻煩，但幸運的是，實際情況不會像圖12顯示的那么糟糕。實際電容除了LC之外，還存在等效串聯(lián)電感ESR，因此，反諧振點處的阻抗也不會是無限大的。實際上，可以通過計算得到反諧振點處的阻抗為 <!--[if !vml]-->

<!--[endif]--> 其中，X <!--[if !vml]--><!--[endif]-->為反諧振點處單個電容的阻抗虛部（均相等）。現(xiàn)代工藝生產(chǎn)的貼片電容，等效串聯(lián)阻抗很低，因此就有辦法控制電容并聯(lián)去耦時反諧振點處的阻抗。等效串聯(lián)電感ESR使整個電源分配系統(tǒng)的阻抗特性趨于平坦。

電源完整性設計（14）怎樣合理選擇電容組合

前面我們提到過，瞬態(tài)電流的變化相當于階躍信號，具有很寬的頻譜。因而，要對這一電流需求補償，就必須在很寬的頻率范圍內(nèi)提供足夠低的電源阻抗。但是，不同電容的有效頻率范圍不同，這和電容的諧振頻率有關（嚴格來說應該是安裝后的諧振頻率），有效頻率范圍（電容能提供足夠低阻抗的頻率范圍）是諧振點附近一小段頻率。因此要在很寬的頻率范圍內(nèi)提供足夠低的電源阻抗，就需要很多不同電容的組合。

你可能會說，只用一個容值，只要并聯(lián)電容數(shù)量足夠多，也能達到同樣低的阻抗。的確如此，但是在實際應用中你可以算一下，多數(shù)時候，所需要的電容數(shù)量很大。真要這樣做的話，可能你的電路板上密密麻麻的全是電容。既不專業(yè)，也沒必要。

選擇電容組合，要考慮的問題很多，比如選什么封裝、什么材質、多大的容值、容值的間隔多大、主時鐘頻率及其各次諧波頻率是多少、信號上升時間等等，這需要根據(jù)具體的設計來專門設計。

通常，用鉭電容或電解電容來進行板級低頻段去耦。電容量的計算方法前面講過了，需要提醒一點的是，最好用幾個或多個電容并聯(lián)以減小等效串聯(lián)電感。這兩種電容的Q值很低，頻率選擇性不強，非常適合板級濾波。

高頻小電容的選擇有些麻煩，需要分頻段計算?？梢园研枰ヱ畹念l率范圍分成幾段，每一段單獨計算，用多個相同容值電容并聯(lián)達到阻抗要求，不同頻段選擇的不同的電容值。但這種方法中，頻率段的劃分要根據(jù)計算的結果不斷調整。

一般劃分3到4個頻段就可以了，這樣需要3到4個容值等級。實際上，選擇的容值等級越多，阻抗特性越平坦，但是沒必要用非常多的容值等級，阻抗的平坦當然好，但是我們的最終目標是總阻抗小于目標阻抗，只要能滿足這個要求就行。

在某個等級中到底選擇那個容值，還要看系統(tǒng)時鐘頻率。前面講過，電容的并聯(lián)存在反諧振，設計時要注意，盡量不要讓時鐘頻率的各次諧波落在反諧振頻率附近。比如在零點幾微法等級上選擇0.47、0.22、0.1還是其他值，要計算以下安裝后的諧振頻率再來定。

還有一點要注意，容值的等級不要超過10倍。比如你可以選類似0.1、0.01 、0.001這樣的組合。因為這樣可以有效控制反諧振點阻抗的幅度，間隔太大，會使反諧振點阻抗很大。當然這不是絕對的，最好用軟件看一下，最終目標是反諧振點阻抗能滿足要求。

高頻小電容的選擇，要想得到最優(yōu)組合，是一個反復迭代尋找最優(yōu)解的過程。最好的辦法就是先粗略計算一下大致的組合，然后用電源完整性仿真軟件做仿真，再做局部調整，能滿足目標阻抗要求即可，這樣直觀方便，而且控制反諧振點比較容易。而且可以把電源平面的電容也加進來，聯(lián)合設計。

圖13是一個電容組合的例子。這個組合中使用的電容為：2個680uF鉭電容，7個2.2uF陶瓷電容（0805封裝），13個0.22uF陶瓷電容（0603封裝），26個0.022uF陶瓷電容（0402封裝）。圖中，上部平坦的曲線是680uF電容的阻抗曲線，其他三個容值的曲線為圖中的三個V字型曲線，從左到右一次為2.2uF、0.22uF、0.022uF?？偟淖杩骨€為圖中底部的粗包絡線。

這個組合實現(xiàn)了在500kHz到150MHz范圍內(nèi)保持電源阻抗在33毫歐以下。到500MHz頻率點處，阻抗上升到110毫歐。從圖中可見，反諧振點的阻抗控制得很低。

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圖13 設計實例

小電容的介質一般常規(guī)設計中都選則陶瓷電容。NP0介質電容的ESR要低得多，對于有更嚴格阻抗控制的局部可以使用，但是注意這種電容的Q值很高，可能引起嚴重的高頻振鈴，使用時要注意。

封裝的選擇，只要加工能力允許，當然越小越好，這樣可以得到更低的ESL，也可以留出更多的布線空間。但不同封裝，電容諧振頻率點不同，容值范圍也不同，可能影響到最終的電容數(shù)量。因此，電容封裝尺寸、容值要聯(lián)合考慮?？傊罱K目標是，用最少的電容達到目標阻抗要求，減輕安裝和布線的壓力。

電源完整性設計（15）電容的去耦半徑

電容去耦的一個重要問題是電容的去耦半徑。大多數(shù)資料中都會提到電容擺放要盡量靠近芯片，多數(shù)資料都是從減小回路電感的角度來談這個擺放距離問題。確實，減小電感是一個重要原因，但是還有一個重要的原因大多數(shù)資料都沒有提及，那就是電容去耦半徑問題。如果電容擺放離芯片過遠，超出了它的去耦半徑，電容將失去它的去耦的作用。

理解去耦半徑最好的辦法就是考察噪聲源和電容補償電流之間的相位關系。當芯片對電流的需求發(fā)生變化時，會在電源平面的一個很小的局部區(qū)域內(nèi)產(chǎn)生電壓擾動，電容要補償這一電流（或電壓），就必須先感知到這個電壓擾動。信號在介質中傳播需要一定的時間，因此從發(fā)生局部電壓擾動到電容感知到這一擾動之間有一個時間延遲。同樣，電容的補償電流到達擾動區(qū)也需要一個延遲。因此必然造成噪聲源和電容補償電流之間的相位上的不一致。

特定的電容，對與它自諧振頻率相同的噪聲補償效果最好，我們以這個頻率來衡量這種相位關系。設自諧振頻率為f，對應波長為，補償電流表達式可寫為：

其中，A是電流幅度，R為需要補償?shù)膮^(qū)域到電容的距離，C為信號傳播速度。

當擾動區(qū)到電容的距離達到時，補償電流的相位為，和噪聲源相位剛好差180度，即完全反相。此時補償電流不再起作用，去耦作用失效，補償?shù)哪芰繜o法及時送達。為了能有效傳遞補償能量，應使噪聲源和補償電流的相位差盡可能的小，最好是同相位的。距離越近，相位差越小，補償能量傳遞越多，如果距離為0，則補償能量百分之百傳遞到擾動區(qū)。這就要求噪聲源距離電容盡可能的近，要遠小于。實際應用中，這一距離最好控制在<!--[endif]-->之間，這是一個經(jīng)驗數(shù)據(jù)。

例如：0.001uF陶瓷電容，如果安裝到電路板上后總的寄生電感為1.6nH，那么其安裝后的諧振頻率為125.8MHz，諧振周期為7.95ps。假設信號在電路板上的傳播速度為166ps/inch，則波長為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約等于2.4厘米。

本例中的電容只能對它周圍2.4厘米范圍內(nèi)的電源噪聲進行補償，即它的去耦半徑2.4厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對于大電容，因為其諧振頻率很低，對應的波長非常長，因而去耦半徑很大，這也是為什么我們不太關注大電容在電路板上放置位置的原因。對于小電容，因去耦半徑很小，應盡可能的靠近需要去耦的芯片，這正是大多數(shù)資料上都會反復強調的，小電容要盡可能近的靠近芯片放置。

電源完整性設計（16）電容的安裝方法

電容的擺放

對于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率，去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠，最外層放置容值最大的。但是，所有對該芯片去耦的電容都盡量靠近芯片。下面的圖14就是一個擺放位置的例子。本例中的電容等級大致遵循10倍等級關系。

圖14 電容擺放位置示例

還有一點要注意，在放置時，最好均勻分布在芯片的四周，對每一個容值等級都要這樣。通常芯片在設計的時候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片的四個邊上的。因此，電壓擾動在芯片的四周都存在，去耦也必須對整個芯片所在區(qū)域均勻去耦。如果把上圖中的680pF電容都放在芯片的上部，由于存在去耦半徑問題，那么就不能對芯片下部的電壓擾動很好的去耦。

電容的安裝

在安裝電容時，要從焊盤拉出一小段引出線，然后通過過孔和電源平面連接，接地端也是同樣。這樣流經(jīng)電容的電流回路為：電源平面->過孔->引出線->焊盤->電容->焊盤->引出線->過孔->地平面，圖15直觀的顯示了電流的回流路徑。

圖15 流經(jīng)電容的電流回路

放置過孔的基本原則就是讓這一環(huán)路面積最小，進而使總的寄生電感最小。圖16顯示了幾種過孔放置方法。

圖16 高頻電容過孔放置方法

第一種方法從焊盤引出很長的引出線然后連接過孔，這會引入很大的寄生電感，一定要避免這樣做，這時最糟糕的安裝方式。

第二種方法在焊盤的兩個端點緊鄰焊盤打孔，比第一種方法路面積小得多，寄生電感也較小，可以接受。

第三種在焊盤側面打孔，進一步減小了回路面積，寄生電感比第二種更小，是比較好的方法。

第四種在焊盤兩側都打孔，和第三種方法相比，相當于電容每一端都是通過過孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡量用這種方法。

最后一種方法在焊盤上直接打孔，寄生電感最小，但是焊接是可能會出現(xiàn)問題，是否使用要看加工能力和方式。

推薦使用第三種和第四種方法。

需要強調一點：有些工程師為了節(jié)省空間，有時讓多個電容使用公共過孔。任何情況下都不要這樣做。最好想辦法優(yōu)化電容組合的設計，減少電容數(shù)量。

由于印制線越寬，電感越小，從焊盤到過孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。這樣即使是0402封裝的電容，你也可以使用20mil寬的引出線。引出線和過孔安裝如圖17所示，注意圖中的各種尺寸。

圖17 推薦的高頻電容過孔放置方法

對于大尺寸的電容，比如板級濾波所用的鉭電容，推薦用圖18中的安裝方法。

圖18 低頻大電容過孔放置

電源完整性設計（17）結束語

電源系統(tǒng)去耦設計要把引腳去耦和電源平面去耦結合使用已達到最優(yōu)設計。時鐘、PLL、DLL等去耦設計要使用引腳去耦，必要時還要加濾波網(wǎng)絡，模擬電源部分還要使用磁珠等進行濾波。針對具體應用選擇退耦電容的方法也很流行，如在電路板上發(fā)現(xiàn)某個頻率的干擾較大，就要專門針對這一頻率選擇合適的電容，改進系統(tǒng)設計?？傊?，電源系統(tǒng)的設計和具體應用密切相關，不存在放之四海皆準的具體方案。關鍵是掌握基本的設計方法，具體情況具體分析，才能很好的解決電源去耦問題。