摘要:采用一種新穎的異步FIFO 設(shè)計方案,解決FPGA 多時鐘系統(tǒng)中不同時鐘域傳輸數(shù)據(jù)的問題。該FIFO 實(shí)現(xiàn)方案比傳統(tǒng)方式簡單,工作速度頻率高,如設(shè)計采用了Verilog HDL 硬件語言描述還具有良好的移植性。

　　采用FPGA 實(shí)現(xiàn)多時鐘電路系統(tǒng)時,需要處理不同的鐘域之間交換數(shù)據(jù)的問題,一般接口電路采用異步FIFO ,因此在FPGA 中設(shè)計出高效、可靠的異步FIFO 顯得尤為重要。作者提出了讀寫地址增加一位比較的FIFO 設(shè)計方案,既可以保證FIFO 高速工作,又可以有效的節(jié)省FPGA 的邏輯資源。

1 　多時鐘系統(tǒng)中的亞穩(wěn)態(tài)
1.1 　多時鐘系統(tǒng)中亞穩(wěn)態(tài)的產(chǎn)生及危害
當(dāng)系統(tǒng)中有兩個以上的時鐘時,電路就是一個異步電路 。如圖1 所示,aclk 時鐘域的數(shù)據(jù)adata要傳給bclk 時鐘域,adata 和abdata 是滿足aclk 的建立和保持時間,但是aclk 和bclk 是兩個異源時鐘,abdata 一定會在某些時刻不滿足bclk 的建立和保持時間,即當(dāng)aclk 和bclk 兩個時鐘上升沿靠得很近的時,觸發(fā)器B 的輸出abdata 就會出現(xiàn)一個亞穩(wěn)態(tài),這種狀態(tài)的電平既不是高電平也不是低電平。

圖1 　異步時鐘引起的亞穩(wěn)態(tài)及危害
亞穩(wěn)態(tài)產(chǎn)生后如果不作處理,直接把信號送到組合電路中,經(jīng)過布線延遲再經(jīng)過各種邏輯門將產(chǎn)生不可預(yù)知的結(jié)果。如圖1 所示,bdata 分別經(jīng)過三個非門本來電平應(yīng)是一樣的,但由于B 觸發(fā)器輸出的亞穩(wěn)態(tài)經(jīng)過芯片中的布線傳輸后,到達(dá)三個非門再經(jīng)輸出時電平變的各不相同,所以要避免這種錯誤必須消除亞穩(wěn)態(tài)。

1.2 　亞穩(wěn)態(tài)的消除
亞穩(wěn)態(tài)出現(xiàn)后并不會保持很長時間, 對于FPGA 芯片來說一般少于3ns ,之后就是一個非高即低的穩(wěn)定電平狀態(tài)。對于工作頻率低于幾百兆的電路可以在bdata 后再加一個同步到bclk 時鐘域的D 觸發(fā)器,這樣得到的輸出就是一個穩(wěn)定的信號。所以為了消除多時鐘系統(tǒng)電路中的亞穩(wěn)態(tài),應(yīng)在不同時鐘域之間加入上面所說的同步模塊。如數(shù)據(jù)要從aclk 時鐘域傳送到bclk 時鐘域中,就要經(jīng)同步模塊同步到時bclk 鐘域中去,同樣數(shù)據(jù)要從bclk 時鐘域傳送到aclk 時鐘域中,要經(jīng)另一個同步模塊同步到aclk 時鐘域中去。

2 　FIFO 在多時鐘系統(tǒng)的應(yīng)用
消除亞穩(wěn)態(tài)只是保證信號電平的穩(wěn)定,要在不同時鐘域中準(zhǔn)確傳輸數(shù)據(jù)還需要一個接口電路,可以選擇握手方式或是FIFO。握手方式由于每傳輸一個數(shù)據(jù)都需要各種握手信號,所以不適合實(shí)時大量的數(shù)據(jù)傳輸, 而采用FIFO 則完全可以勝任。
FIFO 的功能為:在寫滿標(biāo)志無效時(為低電平) ,只要寫使能信號有效就可以把數(shù)據(jù)寫入FIFO 中,一直到寫滿它的存儲空間為止,這時寫滿標(biāo)志為高表明不允許再寫;當(dāng)讀空標(biāo)志無效時,讀使能信號有效,數(shù)據(jù)可以一個一個讀出,最先寫入的數(shù)據(jù)最先讀出(讀出一個數(shù)據(jù)FIFO 中就少一個) ,直到FIFO 中沒有數(shù)據(jù)為止,此時讀空標(biāo)志有效為高電平,不允許再讀。

3 　一種新穎的異步FIFO 的實(shí)現(xiàn)
3.1 　幾種FIFO 實(shí)現(xiàn)方案的比較
不同的FIFO 主要的區(qū)別在于產(chǎn)生滿空狀態(tài)標(biāo)志邏輯實(shí)現(xiàn)的不同,常用的方式有:將讀地址和寫地址相減來判斷FIFO 的滿空狀態(tài) ;把讀、寫地址延遲相比較判斷FIFO 的滿空狀態(tài)。第一種方案邏輯簡單,但電路中的減法器是一個較大的組合電路,它對FIFO 的工作速度產(chǎn)生較大的負(fù)面影響。第二種方案的缺點(diǎn)在于,當(dāng)FIFO 在剛開始工作時沒有任何數(shù)據(jù),讀寫地址都是零時,無論延遲哪一個地址再比較結(jié)果都為FIFO ,既是滿又是空的狀態(tài),這顯然是一個邏輯錯誤。
要保證FIFO 的工作速度最好的辦法是把讀地址和寫地址直接比較,不過當(dāng)讀地址和寫地址相等時,它可能處于讀空狀態(tài)也可能處于寫滿狀態(tài)。要解決這一問題只需要增加一位讀寫地址,當(dāng)讀寫地址完全相等時FIFO 處于讀空狀態(tài),當(dāng)最高位不同而其它位地址相同時, 表明寫操作趕上讀操作,FIFO 處于寫滿狀態(tài)。采用這種判斷讀空寫滿標(biāo)志邏輯后,FIFO 既能準(zhǔn)確判斷出滿空狀態(tài)又能工作到很高的頻率。

3.2 　異步FIFO 中的其它問題
異步FIFO 處于兩個不同時鐘域之間,寫地址與讀地址是兩個不同時鐘域的數(shù)據(jù),在將它們比較前要經(jīng)過同步。以FIFO 判斷寫滿為例,讀地址要被同步到寫時鐘域中去,再與寫地址比較判斷是否寫滿,如果讀地址在同步時采用的是二進(jìn)制,將會產(chǎn)生錯誤,所以要把它先轉(zhuǎn)換成格雷碼。這樣當(dāng)寫時鐘鎖存讀地址時,要么是當(dāng)前的地址要么是前地址。
另外由于比較前要同步,所以當(dāng)寫滿標(biāo)志有效時,FIFO 內(nèi)其實(shí)還可以寫入一到兩個數(shù)據(jù),這一個問題是異步電路本身決定的。讀空情況與寫滿相同。

3.3 　FIFO 的功能模塊劃分和現(xiàn)實(shí)
本方案實(shí)現(xiàn)的FIFO 數(shù)據(jù)寬度為8 位,深度為256 ,整個電路分為三個主要功能模如圖2 所示,讀寫地址產(chǎn)生模塊,雙端口RAM ,滿空標(biāo)志模塊。寫地址產(chǎn)生模塊的功能是,當(dāng)寫能有效且FIFO 寫滿無效時,寫地址增加一,讀地址產(chǎn)生模塊與之雷同。
雙端口RAM 是用來存儲數(shù)據(jù)的,它的讀和寫是兩個獨(dú)立的過程,互不干擾。滿空標(biāo)志模塊用來產(chǎn)生寫滿、讀空標(biāo)志,該模塊的功能還包括實(shí)現(xiàn)讀寫地址的同步比較和二進(jìn)制與格雷碼的轉(zhuǎn)換。設(shè)計采用Altera 公司的Acex1k30-144 器件,速度級別為1 ,開發(fā)工具是MAX+PLUS II ,硬件描述語言為Verilog HDL 。

圖2 　FIFO 功能模塊的劃分

4 　設(shè)計仿真及總結(jié)
clka、clkb 時鐘周期分別為:77 MHz、83 MHz。仿真開始先向FIFO 寫入若干個數(shù)據(jù),然后讀出兩個數(shù)據(jù),此后只寫數(shù)據(jù)而不讀,當(dāng)雙端口RAM 的寫地址為2 (FIFO 已被寫滿) 如圖3 所示,寫滿標(biāo)志fw馬上為高,禁止寫數(shù)據(jù)同時寫地址也不再增加,此時將寫使能hsa 置低hsb 置高即只讀不寫,當(dāng)讀地址為2 時( FIFO 已讀空) 空標(biāo)志fr 變高,禁止讀并且讀地址不再增加,仿真如果如圖3 所示。

圖3 　FIFO 的波形仿真圖
　　最后對電路進(jìn)行時序分析,得出采用該方案設(shè)計的FIFO 工作頻率為91.74 MHz (沒有對電路優(yōu)化) ,與文獻(xiàn)[2]采用的延遲比較方案工作頻率103 MHz相當(dāng)?shù)粫霈F(xiàn)FIFO 剛開始工作時的邏輯錯誤,而與傳統(tǒng)的FIFO 電路77.6 MHz 相比快了不少。

參　考　文　獻(xiàn)
[1] Clifford E. Cummings Synthesis and Scripting Techniques for Designing Multi2Asynchronous Clock Designs [ EB/ OL ] . www. fpga.com. cn ,2001.
[2]吳自信,張嗣忠. 異步FIFO 結(jié)構(gòu)及FPGA 設(shè)計[J ] . 單片機(jī)及嵌入式系統(tǒng)應(yīng)用,2000 ,22 (3) .
[3 ]趙雅興. FPGA 原理、設(shè)計與應(yīng)用[M] . 天津:天津大學(xué)出版社,1999