第五章：Quartus II常用輔助設(shè)計工具

包括I/O分配驗證工具、功率估計和分析工具、RTL閱讀器、signalProbe（信號探針）及SignalTap II邏輯分析儀、Chip Editor（底層編輯器）、timing closure floorplan（時序收斂平面布局規(guī)劃器）和ECO（工程更改管理）。

I/O分配驗證工具：驗證管腳分配的合法性，保證盡快確定引腳分配。

【start】-- > 【start I/O assignment analysis】，用戶可以在FPGA工程設(shè)計前、設(shè)計過程中、及設(shè)計完成后檢查管腳分配的合法性，這些檢查報刊管腳是否使用了正確的參考電壓、有效的管腳位置和正確的混合I/O標(biāo)準(zhǔn)，設(shè)置的電平類型是否正確、不支持LVDS電平類型的BANK中的管腳是否被設(shè)置成了LVDS電平、一個BANK中所有管腳的驅(qū)動電流是否超過其最大電流限制，以及是否忽略了PCI接口的“鉗位二級管”等。

altera建議用戶在設(shè)計的時候，如果改變或增加了管腳相關(guān)的分配時，都需要運行I/O分配驗證。

        無設(shè)計文件的I/O分配驗證設(shè)計流程

        在FPGA設(shè)計的初始階段，單板設(shè)計工程師會要求有一個FPGA的管腳鎖定文件，這樣單板工程師可以與FPGA設(shè)計工程師同步工作。由于此時FPGA設(shè)計工程師并沒有完整的設(shè)計文件，那么就可以運行無文件的I/O分配驗證流程對管腳分配進(jìn)行基本的分析。基本步驟：

       1.創(chuàng)建Quartus II工程。

       2.使用assignment Editor（分配編輯器）或者TCL命令對工程分配管腳。設(shè)定與I/O管腳相關(guān)的特性，如I/O標(biāo)準(zhǔn)、當(dāng)前電流強(qiáng)度、管腳鎖定、Toggle-rate（翻轉(zhuǎn)率）等。

         為了允許單端電平管腳靠近差分信號管腳放置，對于頻率非常低的輸出管腳可以將其Toggle-rate設(shè)置為0。

        注：由于沒有設(shè)計文件，用戶需要將端口生命為保留（Reserved）屬性，其中可以分別設(shè)置為“as bidirectional”、“as input tri-stated”，“as output driving a unspecified signal”，“as output driving ground”，“as output driving VCC”，“as signalprobe output”。用戶根據(jù)設(shè)計中I/O屬性做相應(yīng)的指定。

3. 【processing】——>【start】——>【start I/O assignment analysis】，開始運行I/O分配驗證。產(chǎn)生的詳細(xì)的分析報告分成5部分，包含在編譯報告的fitter階段，這5個部分是：

      . 分析I/O分配總體信息（analyses I/O assignments summary）；

      . 平面布局視圖（floorplan view）；

     . 管腳輸出文件（pin-out file）；

     . 資源使用部分（resource section）；

     . 布局布線信息（fitter messages）。

此列表中內(nèi)出了詳細(xì)的分配驗證信息，如不正確的I/O分配和問題描述；用戶沒有定義的編譯假設(shè)；若是選擇了器件移植，則在信息報告中會列出可移植的管腳和不可移植的管腳；每個I/Obank設(shè)定的I/O標(biāo)準(zhǔn)和電壓等。

4.如有錯誤進(jìn)行糾正。

無設(shè)計文件或只有部分設(shè)計文件的I/O分配驗證過程對管腳分配的合法性檢查作用比較有限，有時不能完全保證I/O分配沒有違背設(shè)計原則。

         在使用I/O分配驗證命令時需要讀入一個內(nèi)部的映射網(wǎng)表和一個Quartus II設(shè)置文件（.qsf），所有

功率估計和分析工具：可以對設(shè)計的功耗進(jìn)行估算，以方便電源設(shè)計和熱設(shè)計。

        當(dāng)設(shè)計PCB時，需要準(zhǔn)確估算一個器件的功率，以得到適當(dāng)?shù)墓β暑A(yù)算，選擇合適的供電電源、散熱片和通風(fēng)系統(tǒng)。

Quartus II中有兩種功率分析方法：一種是excel-based 的功率計算器，另一種是基于仿真的功率估算器（simulation- based）。

excel-based 的功率計算：不用等到FPGA設(shè)計完成才能估算功率，缺點是功率估算的準(zhǔn)確性取決于用戶輸入的參數(shù)。打開工程文件后，【project】——>【Generate Power EstimatI/On File】，生成*_pwr_cal.txt的功率計算文件，并提醒用戶把這個文件調(diào)入到在altera網(wǎng)站下載的excel-based功率計算器中計算功率。導(dǎo)入功率估算文件，需在【enter the global toggle %】中輸入翻轉(zhuǎn)率參數(shù)（每時鐘周期平均跳變的幾率），【ok】即可查看結(jié)果。

simulation-based功率估算是在設(shè)計完成并對其仿真之后進(jìn)行的。對工程設(shè)計提供一個準(zhǔn)確的功耗估算方法，當(dāng)把幾個小的設(shè)計集成到一個大的FPGA設(shè)計中時，simulation-based功率估算是一個估算大型設(shè)計中部分設(shè)計功耗的有效方法。

        使用該方法進(jìn)行功率估算需給Quartus II軟件仿真器提供一個矢量波形文件（vector waveform File， .vwf）或功率輸入文件（power input file，pwf）并且需要在Quartus II中執(zhí)行時序仿真。首先選擇【assignments】——>【setting】——>【simulator】——>【power estimation】設(shè)置simulation-based功率估算的起始和結(jié)束時間。在本工程中，選擇【estimate power consumption】選項，仿真器在仿真期間將會計算和報告設(shè)計消耗的內(nèi)部功率、I/O功率和總功率。

注：功率估算結(jié)果僅僅用于功率估計，并不能作為一個確定功耗結(jié)果。實際的電流（Icc）應(yīng)該是在器件工作期間驗證的，功耗與溫度、頻率有很大的關(guān)系，同一設(shè)計工作在不同溫度和頻率下，其功耗也不同。

RTL閱讀器：用戶在設(shè)計中查看設(shè)計代碼的RTL結(jié)構(gòu)的一種工具。提供了在調(diào)試、優(yōu)化過程中觀察自己設(shè)計的初始綜合結(jié)果的途徑。RTL閱讀器觀察的電路結(jié)構(gòu)是在執(zhí)行綜合和布局布線之前的結(jié)果，只需要運行完【analysis and elaboration】命令即可觀察設(shè)計的RTL結(jié)構(gòu)，由于沒有設(shè)計轉(zhuǎn)換，因此它并不是最終實現(xiàn)的電路結(jié)構(gòu)，但它是對源代碼設(shè)計的最原始的展現(xiàn)。

         一些優(yōu)化操作將使得閱讀器的可讀性有所變化。例如，沒有扇出（如輸出信號沒有連接）的邏輯和沒有扇入的邏輯都將從RTL結(jié)構(gòu)中刪除，內(nèi)部使用的三態(tài)緩沖器原語也將從RTL結(jié)構(gòu)中刪除，默認(rèn)連接入VCC和GND等在閱讀器中沒有顯示。

SignalTap II邏輯分析儀：是第二代系統(tǒng)級調(diào)試工具，可以捕獲和顯示FPGA內(nèi)部的實時信號行為。

signalProbe（信號探針）：可以在不影響設(shè)計中現(xiàn)有布局布線的情況下將內(nèi)部電路中特定的信號迅速布線到輸出引腳，從而無需對整個設(shè)計另作一次全編譯。

Chip Editor（底層編輯器）：查看編譯后布局布線的詳細(xì)信息，且可以使用resources property editor（資源特性編輯器）對邏輯單元、I/O單元或PLL的原始屬性和參數(shù)執(zhí)行編譯后的重新編輯。

         一般應(yīng)用：

. 門級寄存器重定時。在保留整個電路功能的前提下移動設(shè)計中的寄存器以平衡一條數(shù)據(jù)路徑上的組合邏輯延時。

. 內(nèi)部信號到輸出管腳的布線。

. 調(diào)整PLL的相移。

. 快速修改設(shè)計缺陷。

timing closure floorplan（時序收斂平面布局規(guī)劃器）:分析設(shè)計并執(zhí)行面積約束，或者使用logiclock區(qū)域分配進(jìn)一步優(yōu)化設(shè)計。

         工程布局布線后，【assignment】——>【timing cloure Floorplan】,可以看到不同顏色顯示的整體視圖。觀測資源分配、查看用戶設(shè)置的分配約束和布局布線器的布局結(jié)果，如管腳分配、logiclock 分配以及其他的位置約束。

       此功能現(xiàn)由Chip Planner替代。

ECO（工程更改管理）:指在全編譯之后對設(shè)計的少量修改，這些修改直接在設(shè)計數(shù)據(jù)庫上做，而不是在源代碼級或設(shè)置文件上做，將顯著減少工程師開發(fā)調(diào)試的時間。

 ECO是Chip Editor建立的文件以記錄管理設(shè)計中所有的修改過程。主要應(yīng)用在設(shè)計的HDL階段和網(wǎng)表階段。

扇入、扇出：在數(shù)字電路中，扇出指的是輸出驅(qū)動下級輸入信號的能力。具體定義為：邏輯門的扇出（fanout）是指該門電路在不超出其最壞情況負(fù)載規(guī)格的條件下，能驅(qū)動的輸入端個數(shù)扇出系數(shù)事值能驅(qū)動同類門電路的數(shù)目，用以衡量帶負(fù)載的能力。

扇出（fan-out）是定義單個邏輯門能夠驅(qū)動的數(shù)字信號輸入最大量的術(shù)語。大多數(shù)TTL邏輯門能夠為10個其他數(shù)字門或驅(qū)動器提供信號。因而，一個典型的TTL邏輯門有10個扇出信號。

　　在一些數(shù)字系統(tǒng)中，必須有一個單一的TTL邏輯門來驅(qū)動10個以上的其他門或驅(qū)動器。這種情況下，被稱為緩沖器的驅(qū)動器可以用在TTL邏輯門與它必須驅(qū)動的多重驅(qū)動器之間。這種類型的緩沖器有25至30個扇出信號。邏輯反向器（也被稱為非門）在大多數(shù)數(shù)字電路中能夠輔助這一功能。

　　在軟件工程中的定義：該模塊直接調(diào)用的下級模塊的個數(shù)。在面向?qū)ο缶幊讨?，扇出?yīng)用于繼承。