用于流水線ADC采樣保持電路的設(shè)計(jì)

     摘　要:介紹一種用于流水線ADC的采樣保持電路。該電路選取電容翻轉(zhuǎn)式電路結(jié)構(gòu),不僅提高整體的轉(zhuǎn)換速度,而且減少因電容匹配引起的失真誤差;同時(shí)使用柵壓自舉采樣開(kāi)關(guān),有效地減少了時(shí)鐘饋通和電荷注入效應(yīng);采用全差分運(yùn)算放大器能有效的抑制噪聲并提高整體的線性度。該采樣保持電路的設(shè)計(jì)是在0. 5μm CMOS工藝下實(shí)現(xiàn),電源電壓為5 V,采樣頻率為10MHz,輸入信號(hào)頻率為1MHz時(shí),輸出信號(hào)無(wú)雜散動(dòng)態(tài)范圍( SFDR)為73. 4 dB,功耗約為20 mW。

　　隨著通信技術(shù)、圖像處理技術(shù)和多媒體技術(shù)的迅猛發(fā)展,數(shù)字信號(hào)處理中的ADC被廣泛應(yīng)用于各個(gè)領(lǐng)域,整機(jī)系統(tǒng)對(duì)ADC的性能提出了越來(lái)越高的要求。與其他ADC相比,流水線A /D轉(zhuǎn)換器具有速度快、精度高、功耗低等優(yōu)勢(shì),因此在工業(yè)自動(dòng)化各個(gè)領(lǐng)域得到了十分廣泛的應(yīng)用。

　　采樣保持電路是模數(shù)轉(zhuǎn)換器中采集模擬信號(hào)電壓值的模塊電路,是流水線模數(shù)轉(zhuǎn)換器中的一個(gè)關(guān)鍵模塊。采樣保持電路的作用是在采樣階段對(duì)模擬信號(hào)準(zhǔn)確采樣,在保持階段并將采樣的結(jié)果保持一定的時(shí)間,以供MDAC (乘法余量增益)電路進(jìn)行量化處理,以提高模數(shù)轉(zhuǎn)換器對(duì)較高頻率輸入信號(hào)的處理能力。

　　1　開(kāi)關(guān)設(shè)計(jì)

　　采樣保持電路中,傳統(tǒng)的模擬開(kāi)關(guān)一般采用NMOS, PMOS單溝道模擬開(kāi)關(guān),但單溝道模擬開(kāi)關(guān)的導(dǎo)通電阻都是非線性的,在傳輸模擬信號(hào)時(shí)都會(huì)引起信號(hào)的畸變失真。

　　由于MOS開(kāi)關(guān)還存在著寄生電容,而MOS管的柵極控制脈沖信號(hào)會(huì)通過(guò)寄生電容耦合到模擬開(kāi)關(guān)的輸入與輸出,造成了開(kāi)關(guān)導(dǎo)通電阻的非線性,還有溝道電荷注入效應(yīng)和時(shí)鐘饋通效應(yīng)。為了更好地解決上述問(wèn)題,引入柵壓自舉開(kāi)關(guān)。如圖1所示。

　　自舉開(kāi)關(guān)工作原理:當(dāng)CLK為高電平時(shí),M2 導(dǎo)通, M3 截止,從而使采樣開(kāi)關(guān)M4 截止,同時(shí)M1 和M6 導(dǎo)通,對(duì)電容C充電至電源電平;當(dāng)CLK為低電平時(shí),M3 導(dǎo)通,M1 ,M2 和M6 截止,此時(shí)電容C兩端的電壓約為電源電壓值,因此加在采樣開(kāi)關(guān)M4 的柵源端電壓值不隨輸入信號(hào)發(fā)生變化,開(kāi)關(guān)導(dǎo)通電阻的線性度大大改進(jìn);同時(shí)由于Vgs的增大,開(kāi)關(guān)導(dǎo)通電阻顯著減小,增大了輸入信號(hào)的帶寬。

圖1　柵壓自舉開(kāi)關(guān)電路圖

　　2　全差分運(yùn)算放大器的設(shè)計(jì)

　　對(duì)用于高速、高精度A /D轉(zhuǎn)換器的放大器,一般對(duì)其運(yùn)放的性能要求是:高的開(kāi)環(huán)增益、大的單位增益帶寬、高的共模抑制比和大的輸入輸出擺幅、有足夠的相位余量保證運(yùn)放可以穩(wěn)定工作,還有功耗低等。通過(guò)對(duì)四種運(yùn)算放大器的各個(gè)特點(diǎn)進(jìn)行比較可知:增益方面多級(jí)運(yùn)放和增益提高型比較高;速度方面套筒式共源共柵運(yùn)放最高,折疊式共源共柵運(yùn)放次之,而多級(jí)運(yùn)放最低;輸出擺幅方面多級(jí)運(yùn)放最高;功耗方面套筒式共源共柵最低;噪聲方面套筒式共源共柵和多級(jí)運(yùn)放都較低。

　　本文采用的全差分運(yùn)算放大器是在折疊式共源共柵結(jié)構(gòu)基礎(chǔ)上做了些改進(jìn),電路結(jié)構(gòu)如圖2所示。

圖2　全差分運(yùn)算放大器電路圖

　　本文采用的運(yùn)算放大器第一級(jí)采用改進(jìn)的折疊式共源共柵放大,與傳統(tǒng)的折疊式共源共柵電路相比,由于相同條件下, P管的噪聲小于N管的噪聲,因此放大器的輸入端N管差分對(duì)變?yōu)镻管差分對(duì)。第二級(jí)采用單管共源級(jí)放大,這使放大器內(nèi)部出現(xiàn)了一個(gè)高阻節(jié)點(diǎn),從而引入了一個(gè)新的低頻極點(diǎn),這樣做雖然犧牲了一定的帶寬,并且需要進(jìn)行頻率補(bǔ)償,但同時(shí)改進(jìn)了開(kāi)環(huán)增益和輸出擺幅,這種折中有利于放大器性能的提高?？梢缘玫竭\(yùn)放的低頻增益為:

　　運(yùn)放的極點(diǎn)可以表示為:

　　其中CC 為級(jí)聯(lián)米勒補(bǔ)償電容; CL 為負(fù)載電容; p1 為補(bǔ)償后的次高頻極點(diǎn); p2 為補(bǔ)償后的高頻極點(diǎn); p3為補(bǔ)償后的運(yùn)放主極點(diǎn)。本文設(shè)計(jì)的運(yùn)放產(chǎn)生一個(gè)主極點(diǎn)和兩個(gè)高頻復(fù)極點(diǎn),經(jīng)過(guò)米勒補(bǔ)償后,運(yùn)放的主極點(diǎn)和高頻極點(diǎn)由于米勒效應(yīng)而分離開(kāi),主極點(diǎn)由第一級(jí)輸出電阻以及補(bǔ)償電容和最后一級(jí)放大倍數(shù)的乘積決定,與傳統(tǒng)的米勒零極點(diǎn)補(bǔ)償相比,級(jí)聯(lián)米勒電容補(bǔ)償?shù)呢?fù)載電容范圍更大,不需要零點(diǎn)補(bǔ)償電阻,而且沒(méi)有直接的高頻饋通通路,大大改善了運(yùn)放的電源抑制比,還能夠利用較小的補(bǔ)償電容獲得很好的速度和相位裕量。

　　在MOS管的尺寸的選取上,為了獲得更高的速度和更低的功耗,在信號(hào)傳輸通路上的MOS管溝道長(zhǎng)度盡量取最小值,如M10 ,M11 ;同時(shí)為了保證放大器的增益盡可能大,第一級(jí)級(jí)聯(lián)負(fù)載管的溝道長(zhǎng)度取值較大,如M6 ,M7 ,M8 和M9 ;為了輸出級(jí)的電流大一些,輸出管的M16和M17尺寸取值較大。

　　由于該運(yùn)算放大器電路為全差分結(jié)構(gòu),在全差分的運(yùn)放電路中需要共模反饋電路(CMFB)來(lái)穩(wěn)定直流工作點(diǎn)。共模反饋電路如圖3所示。

圖3　開(kāi)關(guān)電容共模反饋電路

　　其中,Vout +和Vout - 分別為運(yùn)放的輸出電壓,Vcm為穩(wěn)定的輸出共模電壓, Vb 為偏置電路產(chǎn)生的電容初始電壓,Vcmfb為CMFB產(chǎn)生的調(diào)節(jié)電壓, clk1和clk2為兩相非交疊高電平有效時(shí)鐘, C1 和C2 為感應(yīng)輸出電壓電容,其值大小相等, C3 和C4 為用作電阻的開(kāi)關(guān)電容,其電阻為T /C,所有開(kāi)關(guān)實(shí)現(xiàn)均為CMOS開(kāi)關(guān)?？捎秒姾芍胤峙湓磉M(jìn)行分析得到:

　　由于控制調(diào)節(jié)電壓Vcmfb包含三個(gè)部分:對(duì)輸出共模電壓的檢測(cè), 即;比較參考電壓, 即; 與初始電壓的疊加, 即。因此這種電容共模反饋電路優(yōu)點(diǎn)還有運(yùn)放的輸出電壓不受共模檢測(cè)電路的限制,并且反饋電路不消耗靜態(tài)直流功耗,實(shí)現(xiàn)起來(lái)容易, 占用較小的芯片面積, 具有很好的穩(wěn)定效果。

　　采用0. 5μm CMOS工藝模型得到的全差分運(yùn)算放大器的小信號(hào)交流仿真特性見(jiàn)圖4,其中開(kāi)環(huán)增益為76. 4 dB,單位增益帶寬為204. 5 MHz,相位裕度為58°,建立時(shí)間為11 ns。

圖4　全差分運(yùn)算放大器的仿真結(jié)果

　　3　整體采樣保持電路設(shè)計(jì)

　　本文設(shè)計(jì)的采樣保持電路采用電容翻轉(zhuǎn)式,因?yàn)樵摬蓸颖３蛛娐肥侨罘謱?duì)稱結(jié)構(gòu)如圖5所示,為方便僅從一路進(jìn)行分析。

圖5　采樣保持電路結(jié)構(gòu)

　　其中Vin +和Vin - 為差模輸入信號(hào), Vout +和Vout - 為差模輸出信號(hào), Vcm為輸入共模電平, SW1為柵壓自舉開(kāi)關(guān)電路,Φ1 和Φ2 為的兩相互不交疊的高電平有效時(shí)鐘控制CMOS開(kāi)關(guān),分別由clk1 和clk2控制時(shí)序電平表示,Φ11由clk1p 表示比Φ1 提前0. 2 ns時(shí)間下降,起到下底極板采樣技術(shù)的作用,能極大的減少溝道電荷注入和時(shí)鐘饋通的影響。

　　A為高增益運(yùn)算放大器,兩個(gè)電容C1、C2 大小相等。

　　當(dāng)Φ1 為高電平時(shí),電容C1 開(kāi)始充電積累電荷,運(yùn)放A的輸入端短接到共模電平Vcm ,充電完畢后,電容C1 上積累的電荷為:

　　當(dāng)Φ2 為高電平時(shí),電容C1 與運(yùn)放A的輸入和輸出端相連,電容C1上的電荷為:

　　因?yàn)殡娙軨1 上的電荷沒(méi)有轉(zhuǎn)移,處于保持狀態(tài),所以Q1 =Q2 即：

　　推出Vin + =Vout + ,同理Vin - =Vout - 。

　　所以采樣階段的輸入電壓在輸出端得到保持。

　　與電荷重分配式采樣保持電路相比,翻轉(zhuǎn)式采樣保持電路僅使用兩個(gè)電容,這樣就避免了電容大小的失配,而且減小了芯片面積,尤其是它的反饋因子為l,這意味著在相同的電路轉(zhuǎn)換速度下,翻轉(zhuǎn)式結(jié)構(gòu)運(yùn)放所需要的速度僅僅是電荷重分配式結(jié)構(gòu)運(yùn)放所需要速度的一半。

圖6　兩相互不交疊的時(shí)序電路

　　4　仿真結(jié)果

　　本文采用CSMC 0. 5μm BiCMOS工藝庫(kù),利用Cadence Spectre軟件進(jìn)行電路仿真,電源電壓為5 V,輸入正弦波頻率為1MHz,峰- 峰值為0. 4 V,采樣頻率為10MHz,其瞬態(tài)輸入輸出的仿真圖形如圖7所示,正弦信號(hào)經(jīng)過(guò)采樣保持電路后,取樣點(diǎn)為1024的FFT頻譜圖如8所示,可看出其SFDR為73. 4 dB。

圖7　采樣保持電路仿真波形

圖8　采樣保持電路輸出頻譜圖

　　5　結(jié)論

　　本文設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)高速高精度采樣保持電路。該電路在5V 電源電壓下,采樣頻率可以達(dá)到10MHz,并具有10位以上的采樣精度,電路功耗為20mW。結(jié)合電路的噪聲分析,選用電容翻轉(zhuǎn)式電路結(jié)構(gòu),提高整體的速度,而且減少因電容匹配引起的失真誤差,同時(shí)使用柵壓自舉采樣開(kāi)關(guān),有效地減少了時(shí)鐘饋通和電荷注入效應(yīng);采用全差分運(yùn)算放大器能有效的抑制噪聲并提高整體的線性度,在折疊式共源共柵結(jié)構(gòu)基礎(chǔ)上做了些改進(jìn), 達(dá)到較高的帶寬和高速建立時(shí)間, 還有下底板采樣技術(shù)能極大的減少溝道電荷注入和時(shí)鐘饋通的影響。整個(gè)采樣保持電路的高速高精度性能已得到了驗(yàn)證。