always @ (posedge clk or negedge rst_n)

         if(!rst_n) b <= 1'b0;

         else b <= a;

         我們可以看到FPGA的寄存器都有一個異步的清零端（CLR），在異步復位的設計中這個端口一般就是接低電平有效的復位信號rst_n。即使說你的設計中是高電平復位，那么實際綜合后會把你的復位信號反向后接這個CLR端。

       一個簡單的同步復位的例子

always @ (posedge clk)

         if(!rst_n) b <= 1'b0;

         else b <= a;

         和異步復位相比，同步復位沒有用上寄存器的CLR端口，綜合出來的實際電路只是把復位信號rst_n作為了輸入邏輯的使能信號。那么，這樣的同步復位勢必會額外增加FPGA內(nèi)部的資源消耗。

       那么同步復位和異步復位到底孰優(yōu)孰劣呢？

       只能說，各有優(yōu)缺點。同步復位的好在于它只在時鐘信號clk的上升沿觸發(fā)進行系統(tǒng)是否復位的判斷，這降低了亞穩(wěn)態(tài)出現(xiàn)的概率；它的不好上面也說了，在于它需要消耗更多的器件資源，這是我們不希望看到的。FPGA的寄存器有支持異步復位專用的端口，采用異步復位的端口無需額外增加器件資源的消耗，但是異步復位也存在著隱患，特權同學過去從沒有意識到也沒有見識過。異步時鐘域的亞穩(wěn)態(tài)問題同樣的存在與異步復位信號和系統(tǒng)時鐘信號之間。

       再看下面一個兩級寄存器異步復位的例子

always @ (posedge clk or negedge rst_n)

         if(!rst_n) b <= 1'b0;

         else b <= a;

always @ (posedge clk or negedge rst_n)

         if(!rst_n) c <= 1'b0;

         else c <= b;      

         正常情況下，clk的上升沿c更新為b，b更新為a。一旦進入復位，b,c都清零；但是我們不能確定復位信號rst_n會在什么時候結束。如果結束于b_reg0和c_reg0的{launch edge –stup,launch edge+hold}時間只外，那么一切都會正常。但如果恰恰相反，會出現(xiàn)什么情況呢？ rst_n的上升變化出現(xiàn)在了clk上升的建立保持時間上，此時clk檢測到的rst_n的狀態(tài)就會是一個亞穩(wěn)態(tài)（是0是1不確定）。從代碼里我們看到如果此時b_reg0和c_reg0認為rst_n為0，那么依然保持復位清零，而如果認為rst_n為1，那么就跳出復位。因為此時的rst_n的不確定性，就可能出現(xiàn)4種情況，即b_reg0和c_reg0都復位或者都跳出復位，再或者一個復位一個跳出復位。那么后者就會造成了系統(tǒng)工作不同步的問題，在這個簡單的兩級異步復位實例中這種危害表現(xiàn)的并不明顯，但是我們試想一個大的工程項目里眾多的寄存器出現(xiàn)如此情況又會是如何一番景象呢？

       上面的分析似乎都讓人意識到同步復位和異步復位都不可靠，那么如何將兩者結合，取長補短呢。

       異步復位、同步釋放

always @ (posedge clk)

         rst_nr <= rst_n;                 //現(xiàn)將異步復位信號用同步時鐘打一拍

always @ (posedge clk or negedge rst_nr)

         if(!rst_nr) b <= 1'b0;

         else b <= a;

always @ (posedge clk or negedge rst_nr)

         if(!rst_nr) c <= 1'b0;

         else c <= b;      

         如此一來，既解決了同步復位的資源消耗問題，也解決了異步復位的亞穩(wěn)態(tài)問題。其根本思想，也是將異步信號同步化。